| 致谢 | 第1-6页 |
| 中文摘要 | 第6-7页 |
| ABSTRACT | 第7-10页 |
| 1 绪论 | 第10-16页 |
| ·课题背景 | 第10-12页 |
| ·HDLC国内外研究现状 | 第12-13页 |
| ·课题的目的及意义 | 第13-14页 |
| ·本课题的主要工作 | 第14-16页 |
| 2 HDLC协议帧收发器的设计 | 第16-42页 |
| ·HDLC协议帧收发器设计方案选择 | 第16-19页 |
| ·FPGA的设计原则 | 第17页 |
| ·HDLC协议帧收发器开发板的选择 | 第17-19页 |
| ·HDLC协议帧收发器的总体设计及要求 | 第19-26页 |
| ·HDLC协议收发器的组成 | 第20-21页 |
| ·寄存器的配置 | 第21-23页 |
| ·帧收发器的状态转移图跳转的优化 | 第23-26页 |
| ·帧发送器的设计 | 第26-35页 |
| ·帧发送器的主要功能 | 第26-27页 |
| ·帧发送器的组成 | 第27-35页 |
| ·帧接收器的设计 | 第35-42页 |
| ·帧接收器的主要功能 | 第36页 |
| ·帧接收器的组成 | 第36-42页 |
| 3 HDLC协议帧收发的软硬件实现 | 第42-62页 |
| ·HDLC链路控制规程功能的后仿真实现 | 第42-44页 |
| ·HDLC帧结构的后仿真实现 | 第44-50页 |
| ·FCS校验功能与其后仿真实现 | 第50-53页 |
| ·CRC工作原理 | 第50-51页 |
| ·CRC模块仿真验证 | 第51-53页 |
| ·Modelsim+Altera后仿真 | 第53-55页 |
| ·HDLC帧收发器的实现 | 第55-62页 |
| ·功能仿真结果 | 第55-58页 |
| ·硬件测试结果 | 第58-62页 |
| 4 HDLC协议收发器的性能分析及优化 | 第62-70页 |
| ·帧数据流时钟频率优化与分析实验 | 第62-66页 |
| ·帧数据流延迟响应原理及分析 | 第62-63页 |
| ·PLL模块的添加 | 第63-65页 |
| ·帧数据流分频实验 | 第65-66页 |
| ·"三段式"和"一段式"状态机的比较实验与仿真分析 | 第66-68页 |
| ·FPGA系统设计中的应该注意问题 | 第68-70页 |
| 5 结论 | 第70-72页 |
| 参考文献 | 第72-74页 |
| 作者简历 | 第74-78页 |
| 学位论文数据集 | 第78页 |