| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 课题背景及意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 研究内容与设计指标 | 第11-12页 |
| 1.3.1 研究内容 | 第11页 |
| 1.3.2 设计指标 | 第11-12页 |
| 1.4 论文组织结构 | 第12-13页 |
| 第二章 万兆以太网MAC层协议相关技术分析 | 第13-23页 |
| 2.1 万兆以太网体系结构及协议 | 第13-15页 |
| 2.1.1 万兆以太网体系结构 | 第13页 |
| 2.1.2 以太网数据帧格式 | 第13-15页 |
| 2.2 万兆以太网流量控制机制 | 第15-17页 |
| 2.2.1 暂停帧格式 | 第15-16页 |
| 2.2.2 暂停帧的发送操作 | 第16-17页 |
| 2.2.3 暂停帧的接收操作 | 第17页 |
| 2.3 万兆以太网XGMⅡ接口 | 第17-20页 |
| 2.3.1 XGMⅡ接口结构 | 第17-18页 |
| 2.3.2 物理信号层PLS服务原语和XGMⅡ接口信号的映射关系 | 第18-19页 |
| 2.3.3 XGMⅡ数据帧格式 | 第19-20页 |
| 2.4 循环冗余校验算法研究 | 第20-22页 |
| 2.5 本章小结 | 第22-23页 |
| 第三章 万兆以太网MAC层协议电路方案分析与设计 | 第23-29页 |
| 3.1 网络处理器的结构 | 第23-24页 |
| 3.2 万兆以太网MAC层协议电路整体架构与模块划分 | 第24-25页 |
| 3.3 万兆以太网MAC层协议电路各模块方案分析与设计 | 第25-26页 |
| 3.3.1 发送数据通路的基本框架 | 第25页 |
| 3.3.2 接收数据通路的基本框架 | 第25-26页 |
| 3.3.3 流量控制及状态管理模块的方案分析 | 第26页 |
| 3.4 亏损空闲计数算法 | 第26-27页 |
| 3.5 本章小结 | 第27-29页 |
| 第四章 万兆以太网MAC层协议电路硬件设计 | 第29-53页 |
| 4.1 发送数据通路模块设计 | 第29-38页 |
| 4.1.1 应用层发送接口 | 第29-30页 |
| 4.1.2 发送数据缓存模块 | 第30-32页 |
| 4.1.3 数据填充模块 | 第32-33页 |
| 4.1.4 校验码生成模块 | 第33-34页 |
| 4.1.5 数据同步缓存模块 | 第34-35页 |
| 4.1.6 发送状态机模块 | 第35-37页 |
| 4.1.7 移位对齐模块 | 第37页 |
| 4.1.8 发送调和子层模块 | 第37-38页 |
| 4.2 接收数据通路模块设计 | 第38-45页 |
| 4.2.1 应用层接收接口 | 第38-40页 |
| 4.2.2 接收数据缓存模块 | 第40-41页 |
| 4.2.3 校验码检验模块 | 第41-42页 |
| 4.2.4 数据同步缓存模块 | 第42-43页 |
| 4.2.5 接收状态机模块 | 第43-44页 |
| 4.2.6 移位对齐模块 | 第44页 |
| 4.2.7 接收调和子层模块 | 第44-45页 |
| 4.3 流量控制模块设计 | 第45-46页 |
| 4.4 介质无关接口模块设计 | 第46-49页 |
| 4.4.1 发送模块 | 第46-47页 |
| 4.4.2 接收模块 | 第47-49页 |
| 4.5 链路故障处理模块设计 | 第49-51页 |
| 4.6 本章小结 | 第51-53页 |
| 第五章 验证与性能评估 | 第53-73页 |
| 5.1 UVM验证平台的搭建 | 第53-57页 |
| 5.1.1 SystemVerilog语言及UVM验证方法学 | 第53-54页 |
| 5.1.2 UVM验证平台的工程目录与搭建 | 第54-57页 |
| 5.2 功能仿真与验证 | 第57-62页 |
| 5.2.1 应用层发送接口的仿真 | 第57页 |
| 5.2.2 发送状态机的仿真 | 第57-58页 |
| 5.2.3 发送填充模块的仿真 | 第58页 |
| 5.2.4 校验码生成模块的仿真 | 第58-59页 |
| 5.2.5 应用层接收接口的仿真 | 第59-60页 |
| 5.2.6 接收状态机的仿真 | 第60页 |
| 5.2.7 校验码检查模块的仿真 | 第60-61页 |
| 5.2.8 XGMⅡ接口发送模块的仿真 | 第61页 |
| 5.2.9 XGMⅡ接口接收模块的仿真 | 第61-62页 |
| 5.2.10 链路故障处理模块的仿真 | 第62页 |
| 5.3 FPGA验证 | 第62-66页 |
| 5.3.1 FPGA开发板的选择 | 第62-63页 |
| 5.3.2 Vivado开发流程 | 第63页 |
| 5.3.3 FPGA验证结果 | 第63-64页 |
| 5.3.4 板级验证 | 第64-66页 |
| 5.4 DC逻辑综合 | 第66-70页 |
| 5.5 结果与性能分析 | 第70-71页 |
| 5.5.1 网络传输速率分析 | 第70页 |
| 5.5.2 可拓展性分析 | 第70页 |
| 5.5.3 验证结果对比 | 第70-71页 |
| 5.6 本章小结 | 第71-73页 |
| 第六章 总结与展望 | 第73-75页 |
| 6.1 总结 | 第73页 |
| 6.2 展望 | 第73-75页 |
| 参考文献 | 第75-79页 |
| 致谢 | 第79-81页 |
| 攻读硕士学位期间的成果 | 第81页 |
