| 摘要 | 第3-4页 |
| abstract | 第4-5页 |
| 第1章 引言 | 第11-27页 |
| 1.1 研究背景和意义 | 第11-15页 |
| 1.2 非易失存储器件概述 | 第15-22页 |
| 1.2.1 相变存储器 | 第15-18页 |
| 1.2.2 赛道存储器 | 第18-22页 |
| 1.3 研究内容和主要贡献 | 第22-27页 |
| 1.3.1 研究内容 | 第22-24页 |
| 1.3.2 主要贡献 | 第24-26页 |
| 1.3.3 论文组织结构 | 第26-27页 |
| 第2章 相关工作 | 第27-35页 |
| 2.1 基于非易失存储器件的主存体系结构 | 第27-30页 |
| 2.1.1 仅由非易失存储器件构建主存 | 第27-28页 |
| 2.1.2 DRAM-NVM混合主存结构 | 第28-29页 |
| 2.1.3 DRAM作为NVM缓存的主存结构 | 第29-30页 |
| 2.2 基于非易失主存的数据加解密技术 | 第30-31页 |
| 2.3 基于非易失存储器的主存构建技术 | 第31-32页 |
| 2.4 基于混合主存结构的数据分布策略 | 第32-35页 |
| 第3章 PTL：基于移位操作的赛道存储器加解密方法 | 第35-51页 |
| 3.1 概述 | 第35-36页 |
| 3.2 研究背景和动机 | 第36-39页 |
| 3.2.1 弹簧锁和移位加密机制 | 第36-37页 |
| 3.2.2 随机数生成器和Feistel网络 | 第37-38页 |
| 3.2.3 研究动机 | 第38-39页 |
| 3.3 PTL加密机制设计 | 第39-44页 |
| 3.3.1 攻击模型 | 第40页 |
| 3.3.2 加密区和密钥 | 第40-41页 |
| 3.3.3 冗余数据位 | 第41-42页 |
| 3.3.4 读写操作的实现 | 第42-43页 |
| 3.3.5 安全性分析 | 第43-44页 |
| 3.4 实验和性能评估 | 第44-50页 |
| 3.4.1 实验环境 | 第44-45页 |
| 3.4.2 实验准备 | 第45页 |
| 3.4.3 性能开销评估 | 第45-46页 |
| 3.4.4 密钥宽度对性能开销的影响 | 第46-47页 |
| 3.4.5 能耗开销评估 | 第47-48页 |
| 3.4.6 密钥宽度对能耗开销的影响 | 第48页 |
| 3.4.7 存储开销评估 | 第48-49页 |
| 3.4.8 面积开销评估 | 第49-50页 |
| 3.5 本章小结 | 第50-51页 |
| 第4章 HMU：基于混合结构的赛道存储器设计优化方法 | 第51-66页 |
| 4.1 概述 | 第51-52页 |
| 4.2 研究背景和动机 | 第52页 |
| 4.3 设计和模拟方法 | 第52-53页 |
| 4.4 结构层的评估 | 第53-57页 |
| 4.4.1 宏单元结构概述 | 第54页 |
| 4.4.2 面积效率和操作延迟的评估 | 第54-56页 |
| 4.4.3 面积效率和操作能耗的评估 | 第56页 |
| 4.4.4 能量泄露和端口共享度的评估 | 第56-57页 |
| 4.4.5 关于相关领域的结构选型 | 第57页 |
| 4.5 系统层的评估 | 第57-65页 |
| 4.5.1 实验配置 | 第57-58页 |
| 4.5.2 性能评估 | 第58-59页 |
| 4.5.3 典型单元结构的性能评估 | 第59-60页 |
| 4.5.4 典型单元结构的能耗评估 | 第60-61页 |
| 4.5.5 混合端口结构优化 | 第61-65页 |
| 4.6 本章小结 | 第65-66页 |
| 第5章 SIRM：基于移位不敏感的赛道存储器主存优化方法 | 第66-83页 |
| 5.1 概述 | 第66-67页 |
| 5.2 研究背景和动机 | 第67-69页 |
| 5.2.1 赛道存储器的结构灵活性 | 第67页 |
| 5.2.2 传统主存组织结构 | 第67-68页 |
| 5.2.3 子阵列级并行 | 第68页 |
| 5.2.4 研究动机 | 第68-69页 |
| 5.3 基于赛道存储器的主存设计 | 第69-77页 |
| 5.3.1 器件层设计 | 第69-71页 |
| 5.3.2 阵列层设计 | 第71-72页 |
| 5.3.3 主存结构设计 | 第72-73页 |
| 5.3.4 子阵列并行设计 | 第73-74页 |
| 5.3.5 移位不敏感的地址映射 | 第74-76页 |
| 5.3.6 子阵列并行的时序 | 第76-77页 |
| 5.4 实验和性能评估 | 第77-82页 |
| 5.4.1 实验环境 | 第77-78页 |
| 5.4.2 性能评估 | 第78-79页 |
| 5.4.3 能耗评估 | 第79页 |
| 5.4.4 子阵列大小敏感性分析 | 第79-81页 |
| 5.4.5 系统层评估 | 第81-82页 |
| 5.5 本章小结 | 第82-83页 |
| 第6章 OSDD：基于数据段感知的DRAM-PCM混合主存数据分布方法 | 第83-102页 |
| 6.1 概述 | 第83-84页 |
| 6.2 研究背景和动机 | 第84-89页 |
| 6.2.1 内存逻辑地址空间 | 第84-85页 |
| 6.2.2 传统内存管理机制 | 第85-86页 |
| 6.2.3 应用程序内存访问特点 | 第86-88页 |
| 6.2.4 研究动机 | 第88-89页 |
| 6.3 系统设计和实现 | 第89-96页 |
| 6.3.1 DRAM-PCM混合主存 | 第89-90页 |
| 6.3.2 地址空间映射策略 | 第90-92页 |
| 6.3.3 内存分配的实现 | 第92-93页 |
| 6.3.4 PCM磨损均衡策略 | 第93-96页 |
| 6.4 实验和性能评估 | 第96-100页 |
| 6.4.1 实验环境 | 第96-97页 |
| 6.4.2 实验负载 | 第97页 |
| 6.4.3 能耗节省 | 第97-98页 |
| 6.4.4 性能开销 | 第98-99页 |
| 6.4.5 存储开销 | 第99页 |
| 6.4.6 内存访问频率方差的影响 | 第99-100页 |
| 6.5 本章小结 | 第100-102页 |
| 第7章 总结与展望 | 第102-107页 |
| 7.1 论文的主要工作 | 第103-104页 |
| 7.2 未来研究展望 | 第104-107页 |
| 参考文献 | 第107-116页 |
| 致谢 | 第116-120页 |
| 个人简历、在学期间发表的学术论文与研究成果 | 第120-121页 |
