TTE端系统关键模块的设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第13-14页 |
| 缩略语对照表 | 第14-18页 |
| 第一章 绪论 | 第18-22页 |
| 1.1 研究背景 | 第18页 |
| 1.2 时间触发以太网简介 | 第18-21页 |
| 1.2.1 国内外研究现状 | 第18-19页 |
| 1.2.2 时间触发以太网的基本概念 | 第19-21页 |
| 1.3 研究内容及章节安排 | 第21-22页 |
| 第二章 TTE端系统的总体设计 | 第22-32页 |
| 2.1 TTE端系统的设计需求 | 第22-23页 |
| 2.1.1 TTE端系统的技术指标 | 第22页 |
| 2.1.2 TTE端系统的性能指标 | 第22-23页 |
| 2.2 TTE端系统总体结构 | 第23-32页 |
| 2.2.2 模块划分及功能介绍 | 第23-30页 |
| 2.2.3 数据收发流程 | 第30-32页 |
| 第三章 TTE端系统关键模块的设计与实现 | 第32-88页 |
| 3.1 发送处理模块的设计与实现 | 第32-50页 |
| 3.1.1 分组处理模块 | 第32-34页 |
| 3.1.2 队列管理模块 | 第34-41页 |
| 3.1.3 发送调度模块 | 第41-47页 |
| 3.1.4 发送冗余管理模块 | 第47-50页 |
| 3.2 接收处理模块的设计与实现 | 第50-61页 |
| 3.2.1 帧解析模块 | 第50-52页 |
| 3.2.2 完整性检查模块 | 第52-54页 |
| 3.2.3 接收冗余管理模块 | 第54-57页 |
| 3.2.4 TT业务接收窗口检查模块 | 第57-59页 |
| 3.2.5 存储控制模块 | 第59-61页 |
| 3.3 PCIe总线接口模块的设计与实现 | 第61-88页 |
| 3.3.1 PCIeIP核 | 第62-63页 |
| 3.3.2 接收控制模块 | 第63-66页 |
| 3.3.3 接口存储模块 | 第66-72页 |
| 3.3.4 发送数据封装模块 | 第72-74页 |
| 3.3.5 发送控制模块 | 第74-76页 |
| 3.3.6 中断控制模块 | 第76-81页 |
| 3.3.7 寄存器配置模块 | 第81-84页 |
| 3.3.8 tag管理模块 | 第84-88页 |
| 第四章 TTE端系统的仿真与板级测试 | 第88-120页 |
| 4.1 仿真分析 | 第88-107页 |
| 4.1.1 仿真环境介绍 | 第88页 |
| 4.1.2 发送处理模块的仿真验证 | 第88-92页 |
| 4.1.3 接收处理模块的仿真验证 | 第92-101页 |
| 4.1.4 PCIe总线接口模块的仿真验证 | 第101-107页 |
| 4.2 板级测试 | 第107-117页 |
| 4.2.1 板级测试环境介绍 | 第107-108页 |
| 4.2.2 功能测试 | 第108-115页 |
| 4.2.3 性能测试 | 第115-117页 |
| 4.3 测试所遇问题及解决方法 | 第117-120页 |
| 第五章 工作总结与展望 | 第120-122页 |
| 参考文献 | 第122-126页 |
| 致谢 | 第126-128页 |
| 作者简介 | 第128-129页 |
