| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 研究背景及意义 | 第15-16页 |
| 1.2 研究现状 | 第16-17页 |
| 1.3 论文结构及章节安排 | 第17-19页 |
| 第二章 LDPC码概述 | 第19-27页 |
| 2.1 LDPC码的定义及描述 | 第19页 |
| 2.2 准循环LDPC码 | 第19-20页 |
| 2.3 LDPC码的Tanner图表示及译码迭代过程 | 第20-23页 |
| 2.3.1 LDPC码的Tanner图表示 | 第20-22页 |
| 2.3.2 LDPC码的译码迭代过程 | 第22-23页 |
| 2.4 5G标准下LDPC码的H矩阵 | 第23-25页 |
| 2.5 本章小结 | 第25-27页 |
| 第三章 LDPC编码算法研究及FPGA实现 | 第27-53页 |
| 3.1 LDPC编码算法 | 第27-33页 |
| 3.1.1 直接编码算法 | 第27-28页 |
| 3.1.2 基于H矩阵LU分解的编码算法 | 第28-29页 |
| 3.1.3 近似下三角矩阵编码算法 | 第29-31页 |
| 3.1.4 基于QC-LDPC码的编码算法 | 第31-32页 |
| 3.1.5 算法比较与分析 | 第32-33页 |
| 3.2 LDPC编码器设计与实现 | 第33-46页 |
| 3.2.1 实现算法 | 第33-37页 |
| 3.2.2 编码器总体结构 | 第37-39页 |
| 3.2.3 各子模块介绍 | 第39-46页 |
| 3.3 仿真与分析 | 第46-51页 |
| 3.3.1 开发环境及FPGA开发流程介绍 | 第46-47页 |
| 3.3.2 仿真与分析 | 第47-51页 |
| 3.4 本章小结 | 第51-53页 |
| 第四章 LDPC译码算法研究及FPGA实现 | 第53-87页 |
| 4.1 LDPC译码算法 | 第53-60页 |
| 4.1.1 置信传播算法 | 第53-54页 |
| 4.1.2 对数域置信传播算法 | 第54-56页 |
| 4.1.3 最小和算法 | 第56-58页 |
| 4.1.4 两种改进的最小和算法 | 第58-59页 |
| 4.1.5 算法比较与分析 | 第59-60页 |
| 4.2 LDPC消息传递方式 | 第60-64页 |
| 4.2.1 Flooding消息传递方式 | 第60-62页 |
| 4.2.2 Layered消息传递方式 | 第62-63页 |
| 4.2.3 消息传递方式比较与分析 | 第63-64页 |
| 4.3 一种适于5G系统的LayeredLDPC译码算法 | 第64-70页 |
| 4.3.1 算法描述 | 第64-67页 |
| 4.3.2 仿真与分析 | 第67-70页 |
| 4.4 LDPC译码器设计与实现 | 第70-80页 |
| 4.4.1 译码器总体结构 | 第72-73页 |
| 4.4.2 各子模块介绍 | 第73-80页 |
| 4.5 仿真与分析 | 第80-86页 |
| 4.6 本章小结 | 第86-87页 |
| 第五章 总结与展望 | 第87-89页 |
| 5.1 总结 | 第87-88页 |
| 5.2 展望 | 第88-89页 |
| 参考文献 | 第89-93页 |
| 致谢 | 第93-95页 |
| 作者简介 | 第95-96页 |