三值光学计算机解码器中并行感光阵列的设计
| 摘要 | 第6-7页 |
| ABSTRACT | 第7页 |
| 第一章 绪论 | 第10-16页 |
| 1.1 课题研究的背景和意义 | 第10-11页 |
| 1.2 三值光学计算机研究特点和研究现状 | 第11-13页 |
| 1.2.1 三值光计算机的特点 | 第11-12页 |
| 1.2.2 解码器的研究历程 | 第12-13页 |
| 1.3 课题来源和研究方法 | 第13-14页 |
| 1.4 论文组织 | 第14-16页 |
| 第二章 并行感光阵列的技术基础 | 第16-20页 |
| 2.1 光电转换技术 | 第16-17页 |
| 2.2 运算放大技术 | 第17-18页 |
| 2.3 阈值设定技术 | 第18-19页 |
| 2.4 本章小结 | 第19-20页 |
| 第三章 并行感光阵列的设计 | 第20-39页 |
| 3.1 总体结构 | 第20-21页 |
| 3.2 设计方案的选择 | 第21-22页 |
| 3.3 电路设计 | 第22-28页 |
| 3.3.1 感光单元 | 第22-24页 |
| 3.3.2 感光模块 | 第24-26页 |
| 3.3.3 感光阵列 | 第26-28页 |
| 3.4 模块封装设计 | 第28-32页 |
| 3.4.1 模块尺寸 | 第28-29页 |
| 3.4.2 模块引脚 | 第29-31页 |
| 3.4.3 模块外形 | 第31-32页 |
| 3.5 软件系统 | 第32-38页 |
| 3.5.1 软件系统结构 | 第32-33页 |
| 3.5.2 时序控制 | 第33-36页 |
| 3.5.3 数据接收及缓冲区管理 | 第36-38页 |
| 3.6 本章小结 | 第38-39页 |
| 第四章 实验 | 第39-47页 |
| 4.1 实验环境搭建 | 第39-41页 |
| 4.2 电路原理实验 | 第41-45页 |
| 4.2.1 实验步骤 | 第41-42页 |
| 4.2.2 实验数据及分析 | 第42-45页 |
| 4.2.3 实验结论 | 第45页 |
| 4.3 外形及拼接实验 | 第45-46页 |
| 4.4 本章小结 | 第46-47页 |
| 第五章 并行感光阵列的应用 | 第47-51页 |
| 5.1 并行感光阵列的特征 | 第47-48页 |
| 5.2 并行解码器 | 第48-50页 |
| 5.2.1 并行解码器的结构 | 第48-49页 |
| 5.2.2 并行解码器的工作流程 | 第49-50页 |
| 5.2.3 性能分析 | 第50页 |
| 5.3 本章小结 | 第50-51页 |
| 第六章 结论与展望 | 第51-52页 |
| 6.1 结论 | 第51页 |
| 6.2 展望 | 第51-52页 |
| 参考文献 | 第52-55页 |
| 作者在攻读硕士学位期间公开发表的论文 | 第55-56页 |
| 作者在攻读硕士学位期间所作的项目 | 第56-57页 |
| 致谢 | 第57页 |
