| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第10-17页 |
| 1.1 研究背景及意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-15页 |
| 1.2.1 NANDFlash控制器现状 | 第11-13页 |
| 1.2.2 NANDFlash的纠错码研究现状 | 第13-15页 |
| 1.3 论文主要工作及结构安排 | 第15-17页 |
| 第二章 NANDFlash及eMMC控制器概述 | 第17-28页 |
| 2.1 NANDFlash概述 | 第17-22页 |
| 2.1.1 NANDFlash结构与分类 | 第17-19页 |
| 2.1.2 NANDFlash存储介质特点 | 第19-20页 |
| 2.1.3 NANDFlash接口与ONFI协议 | 第20-22页 |
| 2.2 eMMC控制器概述 | 第22-27页 |
| 2.2.1 eMMC接口协议概述 | 第22-25页 |
| 2.2.2 eMMC基本架构及关键技术 | 第25-27页 |
| 2.3 本章小结 | 第27-28页 |
| 第三章 一种检错码与LDPC码级联的新型FEC纠错码 | 第28-43页 |
| 3.1 检错码原理介绍 | 第28-29页 |
| 3.2 LDPC码原理介绍 | 第29-35页 |
| 3.2.1 LDPC码原理及QC-LDPC | 第29-31页 |
| 3.2.2 LDPC的编码算法 | 第31-33页 |
| 3.2.3 LDPC的译码算法 | 第33-35页 |
| 3.3 一种检错码与LDPC码级联的新型FEC纠错码 | 第35-42页 |
| 3.3.1 基于检错码与LDPC码级联的纠错码系统 | 第35-36页 |
| 3.3.2 行列检错码及软信息生成原理 | 第36-39页 |
| 3.3.3 纠错码系统架构的实现 | 第39-41页 |
| 3.3.4 仿真结果及分析 | 第41-42页 |
| 3.4 本章小结 | 第42-43页 |
| 第四章 基于LDPC新型FEC的eMMC控制器硬件设计 | 第43-66页 |
| 4.1 eMMC控制器架构设计 | 第43-51页 |
| 4.1.1 命令处理模块 | 第44-48页 |
| 4.1.2 数据处理模块 | 第48-51页 |
| 4.2 基于LDPC新型FEC编解码的ECC模块硬件设计 | 第51-65页 |
| 4.2.1 QC-LDPC快速编码模块 | 第51-56页 |
| 4.2.2 QC-LDPC软判决解码模块 | 第56-63页 |
| 4.2.3 检错码模块设计 | 第63-64页 |
| 4.2.4 软信息生成模块设计 | 第64-65页 |
| 4.3 本章总结 | 第65-66页 |
| 第五章 eMMC控制器FPGA原型验证 | 第66-75页 |
| 5.1 eMMC控制器FPGA原型验证平台搭建 | 第66-68页 |
| 5.1.1 eMMC控制器验证系统方案 | 第66页 |
| 5.1.2 eMMC控制器验证平台搭建 | 第66-68页 |
| 5.2 测试验证流程和结果分析 | 第68-72页 |
| 5.2.1 基本命令验证 | 第68-69页 |
| 5.2.2 数据传输验证 | 第69-72页 |
| 5.3 资源占用情况及性能分析 | 第72-74页 |
| 5.4 本章小结 | 第74-75页 |
| 总结与展望 | 第75-76页 |
| 参考文献 | 第76-80页 |
| 攻读硕士学位期间取得的研究成果 | 第80-81页 |
| 致谢 | 第81-82页 |
| 附件 | 第82页 |
