| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 课题背景与意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.3 论文的主要工作 | 第12-13页 |
| 1.4 论文的结构安排 | 第13-15页 |
| 第2章 UAT数据链介绍与接收机结构设计 | 第15-21页 |
| 2.1 UAT数据链介绍 | 第15-18页 |
| 2.1.1 UAT数据链传输带宽 | 第15页 |
| 2.1.2 UAT数据链工作原理 | 第15-16页 |
| 2.1.3 UAT数据链ADS-B信息结构 | 第16页 |
| 2.1.4 UAT数据链主要功能 | 第16-17页 |
| 2.1.5 UAT数据链和其他数据链比较 | 第17-18页 |
| 2.2 接收机结构方案 | 第18页 |
| 2.3 接收机技术指标 | 第18-20页 |
| 2.4 本章小结 | 第20-21页 |
| 第3章 UAT模式ADS-B信号接收机数据处理部分的技术研究 | 第21-40页 |
| 3.1 数据处理部分整体结构 | 第21-22页 |
| 3.2 数控振荡器 | 第22-24页 |
| 3.2.1 数控振荡器原理 | 第22页 |
| 3.2.2 CORDIC算法的NCO实现 | 第22-24页 |
| 3.3 数字滤波器 | 第24-29页 |
| 3.3.1 CIC滤波器 | 第24-28页 |
| 3.3.2 FIR滤波器 | 第28-29页 |
| 3.4 UAT模式ADS-B信号的解调技术 | 第29-31页 |
| 3.4.1 2CPFSK调制 | 第29-30页 |
| 3.4.2 2CPFSK正交解调 | 第30-31页 |
| 3.5 位同步 | 第31-33页 |
| 3.6 数据处理中频部分的Matlab仿真实现 | 第33-36页 |
| 3.7 UAT模式ADS-B信号的检测和译码 | 第36-39页 |
| 3.7.1 同步序列检测 | 第37页 |
| 3.7.2 RS译码 | 第37-39页 |
| 3.8 本章小结 | 第39-40页 |
| 第4章 UAT模式ADS-B信号接收机数据处理部分的设计与实现 | 第40-62页 |
| 4.1 数据源的设计实现 | 第40-41页 |
| 4.2 数控振荡器的设计实现 | 第41-43页 |
| 4.3 数字滤波器的设计实现 | 第43-48页 |
| 4.3.1 CIC滤波器的设计实现 | 第44-45页 |
| 4.3.2 FIR滤波器的设计实现 | 第45-48页 |
| 4.4 2CPFSK解调算法的设计实现 | 第48-50页 |
| 4.5 位同步的设计实现 | 第50-53页 |
| 4.6 同步序列检测的设计实现 | 第53-54页 |
| 4.7 RS译码的设计与实现 | 第54-57页 |
| 4.8 时钟管理模块的设计实现 | 第57-59页 |
| 4.9 数据处理各模块的整体设计实现 | 第59-61页 |
| 4.10 本章小结 | 第61-62页 |
| 第5章 UAT模式ADS-B信号接收机数据处理部分的硬件设计与实现 | 第62-71页 |
| 5.1 数据处理部分的硬件平台结构 | 第62页 |
| 5.2 FPGA的电路设计 | 第62-63页 |
| 5.3 ADC的电路设计 | 第63-65页 |
| 5.4 SDRAM和SRAM的电路设计 | 第65页 |
| 5.5 USB的电路设计 | 第65页 |
| 5.6 硬件平台的实现 | 第65-67页 |
| 5.7 功能验证和性能测试 | 第67-69页 |
| 5.8 本章小结 | 第69-71页 |
| 结论 | 第71-72页 |
| 参考文献 | 第72-76页 |
| 攻读硕士学位期间所发表的论文和取得的科研成果 | 第76-77页 |
| 致谢 | 第77页 |
