| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-16页 |
| 1.1 课题来源 | 第9页 |
| 1.2 研究背景及意义 | 第9-13页 |
| 1.2.1 LTE-A背景介绍 | 第9-10页 |
| 1.2.2 研究意义 | 第10-11页 |
| 1.2.3 LTE-A关键技术 | 第11-13页 |
| 1.3 国内外研究现状 | 第13-14页 |
| 1.4 论文主要研究内容和组织结构 | 第14-16页 |
| 1.4.1 主要研究内容 | 第14-15页 |
| 1.4.2 论文组织结构 | 第15-16页 |
| 第2章 LTE-A上行同步系统模型搭建 | 第16-25页 |
| 2.1 上行初同步 | 第17-19页 |
| 2.2 上行同步保持 | 第19-24页 |
| 2.2.1 解调参考信号 | 第20-21页 |
| 2.2.2 时间提前量 | 第21-23页 |
| 2.2.3 TimeAlignmentTimer定时器 | 第23-24页 |
| 2.3 本章小结 | 第24-25页 |
| 第3章 LTE-A上行同步理论及仿真 | 第25-49页 |
| 3.1 基于DMRS的时频偏估计 | 第26-31页 |
| 3.1.1 时偏估计算法 | 第26-29页 |
| 3.1.2 频偏估计算法 | 第29-31页 |
| 3.2 基于门限的上行TA管理方案 | 第31-32页 |
| 3.3 改进的上行同步算法 | 第32-43页 |
| 3.3.1 联合时频偏估计 | 第32-36页 |
| 3.3.2 调整相关运算间隔 | 第36-40页 |
| 3.3.3 TA心跳模块 | 第40-43页 |
| 3.4 仿真及性能对比 | 第43-48页 |
| 3.4.1 系统平台的搭建 | 第43页 |
| 3.4.2 仿真结果对比及分析 | 第43-48页 |
| 3.5 本章小结 | 第48-49页 |
| 第4章 时偏估计DSPBuilder实现 | 第49-62页 |
| 4.1 开发平台介绍 | 第49-54页 |
| 4.1.1 Cyclone II FPGA介绍 | 第49-53页 |
| 4.1.2 Quartus II及DSP Builder介绍 | 第53-54页 |
| 4.2 时偏估计DSPBuiler实现 | 第54-60页 |
| 4.2.1 导频信道估计 | 第54-59页 |
| 4.2.2 时偏估计实现 | 第59-60页 |
| 4.3 本章小结 | 第60-62页 |
| 第5章 总结与展望 | 第62-64页 |
| 5.1 本文工作总结 | 第62-63页 |
| 5.2 工作展望 | 第63-64页 |
| 致谢 | 第64-65页 |
| 参考文献 | 第65-68页 |
| 攻读硕士学位期间的研究成果 | 第68页 |