| 致谢 | 第4-5页 |
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 1 绪论 | 第12-17页 |
| 1.1 论文的研究背景和意义 | 第12-13页 |
| 1.2 国内外研究现状 | 第13-15页 |
| 1.3 本文的主要研究内容 | 第15-17页 |
| 2 系统整体架构 | 第17-25页 |
| 2.1 系统功能及指标 | 第17-18页 |
| 2.2 系统硬件方案 | 第18-20页 |
| 2.3 FPGA硬件架构设计总体框架 | 第20-21页 |
| 2.4 FPGA硬件架构设计难点 | 第21-24页 |
| 2.4.1 高速DAC模块的控制 | 第21-22页 |
| 2.4.2 USB3.0模块和FLASH阵列的交互设计 | 第22页 |
| 2.4.3 FLASH阵列和高速DAC模块的交互设计 | 第22-24页 |
| 2.5 本章小结 | 第24-25页 |
| 3 传输模式FPGA硬件架构设计及实现 | 第25-42页 |
| 3.1 USB3.0通信模块设计 | 第25-31页 |
| 3.1.1 固件程序的设计 | 第26-27页 |
| 3.1.2 FPGA控制程序的设计 | 第27-31页 |
| 3.2 FLASH擦除模块设计 | 第31-36页 |
| 3.2.1 FLASH芯片介绍 | 第31-33页 |
| 3.2.2 FPGA控制程序设计 | 第33-36页 |
| 3.3 FLASH编程模块设计 | 第36-38页 |
| 3.4 USB3.0模块和FLASH阵列的交互设计 | 第38-41页 |
| 3.5 本章小结 | 第41-42页 |
| 4 回放模式FPGA硬件架构设计及实现 | 第42-59页 |
| 4.1 FLASH读取模块设计 | 第42-45页 |
| 4.2 高速DAC模块设计 | 第45-51页 |
| 4.2.1 DAC芯片介绍 | 第45-46页 |
| 4.2.2 DAC配置 | 第46-48页 |
| 4.2.3 DAC数据传输 | 第48-51页 |
| 4.3 时钟管理模块设计 | 第51-53页 |
| 4.3.1 CDCM时钟同步芯片设计 | 第51-52页 |
| 4.3.2 DCM时钟管理模块设计 | 第52-53页 |
| 4.4 FLASH阵列和高速DAC的交互设计 | 第53-57页 |
| 4.5 本章小结 | 第57-59页 |
| 5 系统测试 | 第59-70页 |
| 5.1 系统测试平台搭建 | 第59-62页 |
| 5.1.1 上位机软件设计 | 第59-61页 |
| 5.1.2 测试平台整合 | 第61-62页 |
| 5.2 传输模式测试 | 第62-65页 |
| 5.2.1 USB3.0通信模块 | 第62-64页 |
| 5.2.2 FLASH编程模块 | 第64-65页 |
| 5.3 回放模式测试 | 第65-69页 |
| 5.3.1 FLASH读取模块 | 第65-66页 |
| 5.3.2 高速DAC模块 | 第66-69页 |
| 5.4 本章小结 | 第69-70页 |
| 6 总结和展望 | 第70-72页 |
| 6.1 本文小结 | 第70-71页 |
| 6.2 未来工作展望 | 第71-72页 |
| 参考文献 | 第72-76页 |
| 作者简历 | 第76页 |
