高性能CPU存储控制器优化设计
| 摘要 | 第1-10页 |
| Abstract | 第10-11页 |
| 第一章 绪论 | 第11-18页 |
| ·课题来源 | 第11-13页 |
| ·如何缓解存储墙问题 | 第13-15页 |
| ·存储控制器概述 | 第15-16页 |
| ·课题的主要工作及研究成果 | 第16-17页 |
| ·课题的主要工作 | 第16页 |
| ·课题的研究成果 | 第16-17页 |
| ·论文的组织结构 | 第17-18页 |
| 第二章 存储器 | 第18-28页 |
| ·存储器结构 | 第18-20页 |
| ·DDR3 SDRAM 命令分析 | 第20-25页 |
| ·DDR3 SDRAM 时序分析 | 第25-27页 |
| ·小结 | 第27-28页 |
| 第三章 原型结构及优化设计方法研究 | 第28-38页 |
| ·存储控制器基本结构 | 第28-31页 |
| ·X 处理器 | 第28-29页 |
| ·存储控制器基本结构 | 第29-31页 |
| ·优化设计方向 | 第31页 |
| ·地址映射方式相关研究 | 第31-34页 |
| ·数据读写过程 | 第31-32页 |
| ·地址映射方式 | 第32-34页 |
| ·访存调度算法相关研究 | 第34-36页 |
| ·访存调度 | 第34-35页 |
| ·调度策略 | 第35-36页 |
| ·应用现状 | 第36-37页 |
| ·小结 | 第37-38页 |
| 第四章 存储控制器优化设计 | 第38-60页 |
| ·地址映射优化设计 | 第39-44页 |
| ·基本地址映射方式 | 第39-41页 |
| ·全异或地址映射方式 | 第41-42页 |
| ·读写请求队列 | 第42-44页 |
| ·分层访存调度 | 第44-56页 |
| ·分层调度结构 | 第44-45页 |
| ·仲裁器 | 第45-47页 |
| ·体内调度算法 | 第47-49页 |
| ·体间调度算法 | 第49-51页 |
| ·逻辑结构 | 第51-53页 |
| ·防饿死机制 | 第53-56页 |
| ·增加缓冲行 | 第56-59页 |
| ·小结 | 第59-60页 |
| 第五章 功能验证和性能分析 | 第60-69页 |
| ·存储控制器的模拟验证 | 第60-64页 |
| ·验证平台 | 第60-61页 |
| ·NC-Verilog 模拟仿真器 | 第61-62页 |
| ·功能模拟结果分析 | 第62-64页 |
| ·性能评估 | 第64-68页 |
| ·性能评估流程 | 第64-65页 |
| ·性能分析 | 第65-68页 |
| ·小结 | 第68-69页 |
| 第六章 总结与展望 | 第69-71页 |
| ·工作总结 | 第69-70页 |
| ·研究展望 | 第70-71页 |
| 致谢 | 第71-72页 |
| 参考文献 | 第72-76页 |
| 作者在学期间取得的学术成果 | 第76页 |
