面向微处理器设计的动态二进制翻译技术研究
摘要 | 第1-14页 |
Abstract | 第14-16页 |
第一章 绪论 | 第16-24页 |
§1.1 课题研究背景 | 第16-20页 |
1.1.1 微处理器体系结构研究的机遇和挑战 | 第16-18页 |
1.1.2 我国微处理器发展面临的问题 | 第18-20页 |
§1.2 动态二进制翻译技术 | 第20-21页 |
§1.3 动态优化技术 | 第21-22页 |
§1.4 本文的工作 | 第22-23页 |
§1.5 本文的结构 | 第23-24页 |
第二章 相关研究现状 | 第24-36页 |
§2.1 DAISY/BOA系统 | 第24-27页 |
§2.2 Crusoe处理器 | 第27-29页 |
§2.3 Aries和IA-32 EL | 第29-33页 |
§2.4 Dynamo动态优化系统 | 第33-34页 |
§2.5 JIT编译技术 | 第34-35页 |
§2.6 小结 | 第35-36页 |
第三章 二进制翻译处理器设计 | 第36-50页 |
§3.1 BTP的设计目标 | 第36-38页 |
3.1.1 兼容性 | 第36-37页 |
3.1.2 高性能 | 第37-38页 |
§3.2 Transtar的结构 | 第38-43页 |
3.2.1 TranstarCore的结构 | 第38-41页 |
3.2.2 TranstarCore的指令 | 第41-43页 |
§3.3 体系结构资源映射 | 第43-47页 |
3.3.1 寄存器映射 | 第43-44页 |
3.3.2 存储管理机制映射 | 第44-46页 |
3.3.3 指令原子性与精确异常 | 第46-47页 |
§3.4 TSL的执行流程 | 第47-48页 |
§3.5 小结 | 第48-50页 |
第四章 自适应翻译单元构造 | 第50-64页 |
§4.1 翻译单元构造对系统性能的影响 | 第50-53页 |
§4.2 ATUC算法的整体框架 | 第53-54页 |
§4.3 热点Trace预测 | 第54-55页 |
§4.4 程序执行特性监测与适应 | 第55-58页 |
§4.5 实验模拟与性能分析 | 第58-61页 |
4.5.1 实验环境 | 第58页 |
4.5.2 实验结果与分析 | 第58-61页 |
§4.6 小结 | 第61-64页 |
第五章 多级自适应动态优化 | 第64-74页 |
§5.1 动态优化的成本收益分析 | 第64-67页 |
5.1.1 运行期动态优化 | 第64-65页 |
5.1.2 动态优化的成本与收益 | 第65-67页 |
§5.2 多级自适应动态优化 | 第67-71页 |
5.2.1 多级优化分析 | 第68页 |
5.2.2 多级自适应动态优化框架 | 第68-69页 |
5.2.3 热点阈值估算 | 第69-71页 |
§5.3 分析与实验模拟 | 第71-72页 |
§5.4 小结 | 第72-74页 |
第六章 并行动态二进制翻译 | 第74-82页 |
§6.1 并行动态二进制翻译模型 | 第74-76页 |
6.1.1 DBT中的线程级并行 | 第74页 |
6.1.2 Transtar-Para模型 | 第74-76页 |
§6.2 协同profile机制 | 第76-77页 |
§6.3 目标代码缓存维护 | 第77-80页 |
6.3.1 SMC检测与处理 | 第78-80页 |
§6.4 分析与模拟验证 | 第80-81页 |
§6.5 小结 | 第81-82页 |
第七章 原型系统设计与实现 | 第82-94页 |
§7.1 用户级代码翻译系统 | 第82-89页 |
7.1.1 总体结构 | 第82-83页 |
7.1.2 与OS的接口 | 第83-84页 |
7.1.3 代码翻译过程 | 第84-87页 |
7.1.4 目标结构指令编码设计 | 第87-88页 |
7.1.5 目标结构模拟器设计 | 第88-89页 |
§7.2 整系统并行翻译系统 | 第89-92页 |
7.2.1 总体结构 | 第89-90页 |
7.2.2 系统级问题 | 第90-92页 |
§7.3 小结 | 第92-94页 |
第八章 结束语 | 第94-98页 |
§8.1 所作的工作与创新 | 第94-95页 |
§8.2 未来的研究方向 | 第95-98页 |
攻读博士学位期间所发表的论文 | 第98-100页 |
致谢 | 第100-102页 |
参考文献表 | 第102-110页 |
附录A TransBochs程序清单 | 第110页 |