可配置的Viterbi译码器的FPGA实现
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·课题研究的背景 | 第7-9页 |
| ·Viterbi译码器设计的现状和发展 | 第9-10页 |
| ·课题研究的意义 | 第10页 |
| ·本文的研究内容和章节安排 | 第10-13页 |
| 第二章 卷积码的编码和Viterbi译码 | 第13-21页 |
| ·卷积码的编码 | 第13-16页 |
| ·卷积码的概念 | 第13页 |
| ·卷积码的表示 | 第13-15页 |
| ·尾比特编码技术 | 第15-16页 |
| ·卷积码的Viterbi译码算法 | 第16-19页 |
| ·最大似然译码 | 第16-18页 |
| ·Viterbi译码 | 第18-19页 |
| ·卷积码在无线宽带接入技术中的应用 | 第19-20页 |
| ·小结 | 第20-21页 |
| 第三章 可配置Viterbi译码器的结构设计 | 第21-47页 |
| ·译码器总体实现结构 | 第21-22页 |
| ·译码器工作参数的选择 | 第22-27页 |
| ·输入数据的训练方式 | 第22-24页 |
| ·回溯的起始状态 | 第24-25页 |
| ·译码器的回溯深度 | 第25-27页 |
| ·输入数据的量化 | 第27页 |
| ·分支度量计算单元 | 第27-28页 |
| ·原理 | 第27-28页 |
| ·算法优化 | 第28页 |
| ·可配置结构的实现 | 第28页 |
| ·路径度量管理单元 | 第28-40页 |
| ·蝶形运算结构 | 第29-32页 |
| ·路径度量的存储和更新 | 第32-33页 |
| ·路径度量的归一化 | 第33-36页 |
| ·可配置结构的实现 | 第36-40页 |
| ·幸存路径管理单元 | 第40-44页 |
| ·常用的实现结构 | 第40-43页 |
| ·可配置结构的实现 | 第43-44页 |
| ·数据流的控制 | 第44-45页 |
| ·小结 | 第45-47页 |
| 第四章 Viterbi译码器的测试验证 | 第47-53页 |
| ·FPGA的设计验证流程 | 第47页 |
| ·译码器功能、时序的仿真验证 | 第47-50页 |
| ·译码器的算法仿真验证 | 第47-49页 |
| ·译码器的功能和时序验证 | 第49-50页 |
| ·Viterbi译码器的实现性能 | 第50-52页 |
| ·译码器的外部接口和时序 | 第50页 |
| ·译码器实现性能的分析比较 | 第50-52页 |
| ·小结 | 第52-53页 |
| 第五章 结束语 | 第53-55页 |
| 致谢 | 第55-57页 |
| 参考文献 | 第57-59页 |
