| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第15-18页 |
| 1.1 本论文的研究背景及意义 | 第15-16页 |
| 1.2 本论文的结构安排 | 第16-18页 |
| 第二章 基于SRIO互连的TDD-LTE测试系统概述 | 第18-34页 |
| 2.1 引言 | 第18页 |
| 2.2 Rapid IO基础理论 | 第18-27页 |
| 2.2.1 串行Rapid IO常见事务的包格式 | 第19-20页 |
| 2.2.2 Rapid IO逻辑层 | 第20-25页 |
| 2.2.3 SRIO传输层 | 第25页 |
| 2.2.4 SRIO物理层 | 第25-27页 |
| 2.3 TDD-LTE测试系统 | 第27-32页 |
| 2.3.1 TDD-LTE帧结构 | 第28-29页 |
| 2.3.2 TDD-LTE测试系统硬件组成框图 | 第29-30页 |
| 2.3.3 TDD-LTE测试系统下行链路物理层数据流框图 | 第30-31页 |
| 2.3.4 TDD-LTE测试系统中SRIO接口测试原理框图 | 第31-32页 |
| 2.3.5 DSP芯片端SRIO接口模块软件设计框图 | 第32页 |
| 2.4 本章小结 | 第32-34页 |
| 第三章 基于TMDXEVM6670L评估板的SRIO传输模式选型 | 第34-70页 |
| 3.1 引言 | 第34-38页 |
| 3.1.1 测试开发环境 | 第34-36页 |
| 3.1.2 评估板SRIO测试的总体方案 | 第36-38页 |
| 3.2 评估板测试平台的模块设计 | 第38-52页 |
| 3.2.1 Main PLL Controller电路模块 | 第38-42页 |
| 3.2.2 Power/Sleep Controller（PSC）电路模块 | 第42-44页 |
| 3.2.3 CorePac中断管理器 | 第44-46页 |
| 3.2.4 Chip Interrupt Controller（CIC）电路模块 | 第46-49页 |
| 3.2.5 Timer电路模块 | 第49-52页 |
| 3.3 基于TMDXEVM6670L的SRIO接口性能测试和选型 | 第52-68页 |
| 3.3.1 统计时间方法的精度评估 | 第52-54页 |
| 3.3.2 数据量对接口工作效率的影响 | 第54-57页 |
| 3.3.3 存储介质对接口工作效率的影响 | 第57-58页 |
| 3.3.4 SRIO接口三种自环模式测试对比 | 第58-61页 |
| 3.3.5 SRIO接口的Lane通道配置对数据传输速率的影响 | 第61-67页 |
| 3.3.6 不同SRIO事务的速率比较 | 第67-68页 |
| 3.4 本章小结 | 第68-70页 |
| 第四章 基于AMC2C6670的系统SRIO接口实现设计 | 第70-90页 |
| 4.1 引言 | 第70页 |
| 4.2 TDD-LTE测试系统工作环境 | 第70-73页 |
| 4.2.1 TDD-LTE测试系统的硬件平台 | 第70-71页 |
| 4.2.2 TDD-LTE测试系统的基带板AMC2C6670 | 第71页 |
| 4.2.3 TDD-LTE测试系统的SRIO互连拓扑框图 | 第71-73页 |
| 4.2.4 TDD-LTE测试系统的接口软件框架 | 第73页 |
| 4.3 主控板和DSP间的SRIO连通性测试 | 第73-79页 |
| 4.3.1 DSP作为发射端，主控板作为接收端 | 第73-77页 |
| 4.3.2 DSP作为接收端，主控板作为发射端 | 第77-79页 |
| 4.4 DSP与FPGA之间的SRIO连通性测试 | 第79-82页 |
| 4.5 SRIO交换机（Switch）对接口性能的影响 | 第82-89页 |
| 4.5.1 基带板SRIO差错率测试 | 第82-85页 |
| 4.5.2 基带板NWrite速率测试 | 第85-89页 |
| 4.6 本章小结 | 第89-90页 |
| 第五章 全文总结 | 第90-92页 |
| 5.1 本文工作及贡献 | 第90页 |
| 5.2 下一步工作建议和研究方向 | 第90-92页 |
| 致谢 | 第92-93页 |
| 参考文献 | 第93-95页 |
| 个人简历 | 第95-96页 |
| 附件 | 第96-98页 |
