基于锁相环技术的片内时钟稳定电路
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·研究背景和意义 | 第7-8页 |
| ·A/D转换器简介 | 第8-9页 |
| ·片内时钟稳定电路研究动态 | 第9-11页 |
| ·论文结构说明 | 第11-13页 |
| 第二章 基于锁相环技术的片内时钟稳定电路结构 | 第13-29页 |
| ·锁相环原理介绍 | 第13-17页 |
| ·锁相环电路结构与数学模型 | 第17-23页 |
| ·鉴相器数学模型 | 第17-18页 |
| ·鉴频鉴相器数学模型 | 第18-19页 |
| ·电荷泵数学模型 | 第19-20页 |
| ·环路滤波器模型 | 第20-21页 |
| ·压控振荡器的模型 | 第21-23页 |
| ·DLL原理 | 第23-24页 |
| ·时钟稳定电路结构 | 第24-26页 |
| ·DLL环路行为级模型 | 第26-27页 |
| ·小结 | 第27-29页 |
| 第三章 高速A/D转换器与时钟抖动 | 第29-41页 |
| ·A/D转换器频域性能指标 | 第29-32页 |
| ·信号噪声比 | 第30页 |
| ·无杂波动态范围 | 第30-31页 |
| ·信号噪声失调比 | 第31-32页 |
| ·有效位数 | 第32页 |
| ·动态范围 | 第32页 |
| ·抖动对A/D转换器性能的影响 | 第32-40页 |
| ·时钟抖动 | 第32-33页 |
| ·抖动的分类 | 第33-35页 |
| ·抖动对A/D转换器性能的影响 | 第35-40页 |
| ·小结 | 第40-41页 |
| 第四章 时钟稳定电路设计 | 第41-77页 |
| ·设计目标和电路参数 | 第41-42页 |
| ·时钟缓冲放大器的设计 | 第42-57页 |
| ·A/D转换器时钟接入方式 | 第42-43页 |
| ·时钟稳定电路的缓冲放大器 | 第43-57页 |
| ·鉴相器电路设计 | 第57-59页 |
| ·运算放大器 | 第59-67页 |
| ·运算放大器的参数介绍 | 第59-62页 |
| ·折叠-共源共栅跨导放大器的设计 | 第62-67页 |
| ·压控延迟线 | 第67-68页 |
| ·时钟稳定电路整体结构 | 第68-71页 |
| ·非重叠时钟产生电路 | 第71-72页 |
| ·整体电路的仿真 | 第72-77页 |
| 第五章 总结与展望 | 第77-79页 |
| 致谢 | 第79-81页 |
| 参考文献 | 第81-83页 |
| 在研期间研究成果 | 第83-84页 |
