基于CPU-Phi异构架构的高性能图计算系统
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第13-17页 |
| 1.1 研究背景 | 第13-14页 |
| 1.2 研究现状 | 第14-16页 |
| 1.2.1 图计算系统 | 第14-15页 |
| 1.2.2 图分割 | 第15-16页 |
| 1.3 论文主要工作和结构组织 | 第16-17页 |
| 第2章 相关工作和技术基础 | 第17-27页 |
| 2.1 图的存储格式 | 第17-18页 |
| 2.2 图分割方式 | 第18页 |
| 2.3 Pregel系统 | 第18-19页 |
| 2.4 PowerGraph系统 | 第19-20页 |
| 2.5 PowerLyra系统 | 第20-21页 |
| 2.6 Intel Xeon Phi处理器 | 第21-23页 |
| 2.7 Cgraph系统 | 第23-25页 |
| 2.8 本章小结 | 第25-27页 |
| 第3章 图计算在CPU和Phi上的高效实现 | 第27-43页 |
| 3.1 问题分析 | 第27-28页 |
| 3.2 系统工作模型 | 第28-29页 |
| 3.3 消息缓冲区设计 | 第29-33页 |
| 3.3.1 单缓冲区方案 | 第30-31页 |
| 3.3.2 多缓冲区方案 | 第31-32页 |
| 3.3.3 动态混合缓冲区方案 | 第32-33页 |
| 3.4 本地计算的并行化 | 第33-34页 |
| 3.4.1 deal过程的并行化 | 第33-34页 |
| 3.4.2 reduce过程的并行化 | 第34页 |
| 3.5 本地计算的向量化 | 第34-38页 |
| 3.5.1 reduce过程的向量化 | 第35-37页 |
| 3.5.2 deal过程的向量化 | 第37-38页 |
| 3.6 线程管理 | 第38-40页 |
| 3.6.1 线程池 | 第38-39页 |
| 3.6.2 线程绑定 | 第39-40页 |
| 3.7 减小跨节点数据通信 | 第40-42页 |
| 3.8 本章小结 | 第42-43页 |
| 第4章 架构感知的图分割算法 | 第43-53页 |
| 4.1 问题分析 | 第43页 |
| 4.2 图迭代处理的主要开销 | 第43-45页 |
| 4.3 工作负载的量化 | 第45-47页 |
| 4.3.1 数据通信负载的量化 | 第45-46页 |
| 4.3.2 本地计算负载的量化 | 第46-47页 |
| 4.4 架构感知的图分割算法 | 第47-51页 |
| 4.4.1 基于负载均衡的分割算法 | 第47-48页 |
| 4.4.2 减小镜像顶点数量的分割算法 | 第48-49页 |
| 4.4.3 混合的分割算法 | 第49-51页 |
| 4.5 本章小结 | 第51-53页 |
| 第5章 实验评估 | 第53-63页 |
| 5.1 实验设置 | 第53-54页 |
| 5.2 与Cgraph系统性能的比较 | 第54-56页 |
| 5.3 与PowerLyra图分割算法的比较 | 第56-58页 |
| 5.4 Pgraph部分的优化技术评估 | 第58-62页 |
| 5.4.1 消息缓冲区 | 第58-60页 |
| 5.4.2 减小局部应用算法通信量 | 第60-62页 |
| 5.5 本章小结 | 第62-63页 |
| 第6章 结束语 | 第63-65页 |
| 6.1 论文总结 | 第63-64页 |
| 6.2 进一步的工作 | 第64-65页 |
| 参考文献 | 第65-69页 |
| 致谢 | 第69-71页 |
| 在读期间发表的学术论文与取得的研究成果 | 第71页 |
