| 摘要 | 第5-7页 |
| abstract | 第7-8页 |
| 第一章 绪论 | 第11-17页 |
| 1.1 研究背景和意义 | 第11-13页 |
| 1.2 国内外研究现状及发展趋势 | 第13-16页 |
| 1.2.1 基于软件无线电的硬件结构 | 第13-14页 |
| 1.2.2 过采样技术和高速插值滤波器 | 第14-15页 |
| 1.2.3 I/Q补偿技术 | 第15-16页 |
| 1.3 论文主要内容及章节安排 | 第16-17页 |
| 第二章 总体方案设计与分析 | 第17-32页 |
| 2.1 功能和指标要求 | 第17-18页 |
| 2.2 I/Q信号的实时合成方案 | 第18-25页 |
| 2.2.1 符号产生方案 | 第18-19页 |
| 2.2.2 调制映射方案 | 第19-21页 |
| 2.2.3 成形滤波方案 | 第21-23页 |
| 2.2.4 过采样和插值滤波方案 | 第23-25页 |
| 2.3 任意I/Q信号合成方案 | 第25页 |
| 2.4 数模转换方案 | 第25-26页 |
| 2.5 I/Q基带信号调理方案 | 第26-27页 |
| 2.6 总体方案分析 | 第27-31页 |
| 2.7 本章小结 | 第31-32页 |
| 第三章 I/Q信号合成电路设计实现 | 第32-46页 |
| 3.1 器件选型 | 第32-36页 |
| 3.1.1 DAC芯片选型 | 第32-33页 |
| 3.1.2 DDR3 SDRAM芯片选型 | 第33页 |
| 3.1.3 FPGA芯片选型和配置 | 第33-36页 |
| 3.2 数模转换电路设计实现 | 第36-39页 |
| 3.2.1 DAC芯片的SPI控制 | 第36-37页 |
| 3.2.2 DAC与FPGA的电路连接 | 第37-39页 |
| 3.3 波形读写电路设计实现 | 第39-42页 |
| 3.3.1 DDR3 SDRAM电源设计实现 | 第39-40页 |
| 3.3.2 DDR3 SDRAM与FPGA的电路连接 | 第40-42页 |
| 3.4 时钟电路设计实现 | 第42-45页 |
| 3.5 本章小结 | 第45-46页 |
| 第四章 I/Q信号调理电路设计实现 | 第46-58页 |
| 4.1 消偏电路设计实现 | 第46-47页 |
| 4.2 滤波器设计实现 | 第47-51页 |
| 4.3 幅度控制电路设计实现 | 第51-54页 |
| 4.3.1 衰减电路设计实现 | 第51-52页 |
| 4.3.2 放大电路设计 | 第52-54页 |
| 4.4 单端转差分设计实现 | 第54-55页 |
| 4.5 偏移电路设计实现 | 第55-56页 |
| 4.6 本章小结 | 第56-58页 |
| 第五章 测试与验证 | 第58-66页 |
| 5.1 搭建测试平台 | 第58-60页 |
| 5.2 I/Q输出带宽和符号率测试 | 第60-62页 |
| 5.2.1 I/Q最大输出带宽测试 | 第60-61页 |
| 5.2.2 符号率大范围可变测试 | 第61-62页 |
| 5.3 幅度控制与偏移测试 | 第62-64页 |
| 5.4 DDR3 SDRAM读写测试 | 第64-65页 |
| 5.5 本章小结 | 第65-66页 |
| 第六章 总结与展望 | 第66-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-70页 |
| 附录 | 第70-82页 |
| 攻读硕士学位期间取得的成果 | 第82-83页 |