| 摘要 | 第1-5页 |
| Abstract | 第5-7页 |
| 目录 | 第7-9页 |
| 第一章 绪论 | 第9-14页 |
| ·卷积码编解码器背景 | 第9-12页 |
| ·信道编码简介 | 第9-10页 |
| ·信道编码的分类 | 第10-11页 |
| ·数字通信系统模型 | 第11页 |
| ·硬件平台选择 | 第11-12页 |
| ·卷积码编解码器研究动态及应用实例 | 第12-13页 |
| ·研究任务 | 第13-14页 |
| 第二章 VITERBI 译码算法及低功耗设计介绍 | 第14-27页 |
| ·卷积码编码原理 | 第14-16页 |
| ·卷积码编码方法 | 第16-21页 |
| ·离散卷积法 | 第16-17页 |
| ·码多项式法 | 第17-18页 |
| ·状态图法 | 第18-19页 |
| ·树状图法 | 第19-20页 |
| ·网格图法 | 第20-21页 |
| ·VITERBI 译码算法 | 第21-22页 |
| ·低功耗设计介绍及其在 VITERBI 译码器设计应用中的研究结果 | 第22-27页 |
| ·FPGA 硬件功耗优化 | 第23-24页 |
| ·算法级别功耗优化 | 第24-25页 |
| ·RTL 级代码优化 | 第25页 |
| ·Viterbi 译码器中低功耗设计方法的研究成果 | 第25-27页 |
| 第三章 低功耗 VITERBI 译码器设计与实现 | 第27-41页 |
| ·VITERBI 译码流程 | 第27-28页 |
| ·VITERBI 译码器结构 | 第28-29页 |
| ·VITERBI 译码器中的模块说明 | 第29-41页 |
| ·分支度量计算模块（BMG） | 第29-32页 |
| ·加比选模块(ACS) | 第32-34页 |
| ·路径回溯模块（TB） | 第34-36页 |
| ·路径度量存储模块（MMU） | 第36-37页 |
| ·幸存路径存储模块（SMU） | 第37-40页 |
| ·控制单元 | 第40-41页 |
| 第四章 低功耗 VITERBI 译码器在 FPGA 上的实现 | 第41-48页 |
| ·FPGA 基本设计流程 | 第41-43页 |
| ·VITERBI 译码器各模块在 FPGA 上的设计验证 | 第43-48页 |
| ·分支度量计算模块（BMG） | 第43-44页 |
| ·幸存路径存储模块（SMU） | 第44-45页 |
| ·路径度量存储管理模块（MMU） | 第45页 |
| ·加比选模块（ACS） | 第45-46页 |
| ·路径回溯模块（TB） | 第46-47页 |
| ·主控模块 | 第47-48页 |
| 第五章 总结 | 第48-50页 |
| ·VITERBI 译码器实现低功耗的重要意义 | 第48-49页 |
| ·本文主要研究内容及成果 | 第49页 |
| ·工作展望 | 第49-50页 |
| 参考文献 | 第50-52页 |
| 附录 | 第52-59页 |
| 致谢 | 第59-60页 |
