OTN网络芯片中的编解码模块的设计
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-10页 |
| 图目录 | 第10-12页 |
| 表目录 | 第12-13页 |
| 第一章 引言 | 第13-18页 |
| ·本课题的研究背景 | 第13-16页 |
| ·OTN 网络概述 | 第13-14页 |
| ·串行通信技术 | 第14-16页 |
| ·本课题的研究意义 | 第16-17页 |
| ·本文的主要内容及创新 | 第17-18页 |
| 第二章 高速串口编码简介 | 第18-29页 |
| ·低开销编码技术 | 第18-19页 |
| ·8B/10B 编码 | 第18-19页 |
| ·64B/66B 编码 | 第19页 |
| ·FEC 编码理论 | 第19-26页 |
| ·循环码简介 | 第19-20页 |
| ·循环码的生成矩阵和校验矩阵 | 第20-21页 |
| ·系统循环码的编译码 | 第21-25页 |
| ·缩短循环码 | 第25-26页 |
| ·高速串口编码 | 第26-28页 |
| ·本章小结 | 第28-29页 |
| 第三章 编码电路的设计 | 第29-39页 |
| ·64B/66B 编码 | 第30-35页 |
| ·加扰 | 第31-32页 |
| ·添加同步头 | 第32-35页 |
| ·FEC 编码 | 第35-38页 |
| ·Rev Gearbox | 第35-36页 |
| ·T compress | 第36-37页 |
| ·FEC Parity Gen | 第37页 |
| ·PN-2112 Scramble | 第37-38页 |
| ·本章小结 | 第38-39页 |
| 第四章 解码电路的设计 | 第39-55页 |
| ·FEC 解码 | 第40-45页 |
| ·FEC 帧同步 | 第41-42页 |
| ·PN-2112 Descramble | 第42-43页 |
| ·Migget Decoder | 第43-45页 |
| ·64B/66B 解码 | 第45-54页 |
| ·解码同步 | 第46-50页 |
| ·解码 | 第50-53页 |
| ·解扰 | 第53-54页 |
| ·本章小结 | 第54-55页 |
| 第五章 编解码电路的验证 | 第55-76页 |
| ·验证简介 | 第55-57页 |
| ·主流的验证语言 | 第55页 |
| ·SystemVerilog 的优势 | 第55-56页 |
| ·验证方法介绍 | 第56-57页 |
| ·验证流程介绍 | 第57-62页 |
| ·测试点分解 | 第57-58页 |
| ·验证方案的编写 | 第58页 |
| ·验证环境的搭建 | 第58-61页 |
| ·验证环境的运行 | 第61-62页 |
| ·编解码模块的验证仿真 | 第62-75页 |
| ·UT 验证环境 | 第62-64页 |
| ·编码电路的验证结果 | 第64-67页 |
| ·解码电路的验证结果 | 第67-73页 |
| ·覆盖率收集 | 第73-75页 |
| ·本章总结 | 第75-76页 |
| 第六章 总结 | 第76-77页 |
| 致谢 | 第77-78页 |
| 参考文献 | 第78-80页 |
| 攻读硕士学位期间取得的研究成果 | 第80-81页 |
