| 中文摘要 | 第1-5页 |
| 英文摘要 | 第5-8页 |
| 第一章 引言 | 第8-10页 |
| 1．1 64位RISC CPU在国内外所处的发展阶段 | 第8页 |
| 1．2 Vega CPU与国内外其它公司同类产品的比较 | 第8-9页 |
| 1．3 Vega CPU的竞争优势和运用 | 第9-10页 |
| 第二章 64位精简指令集微处理器 | 第10-17页 |
| 2．1 RISC技术简介 | 第10-11页 |
| 2．2 64位精简指令集微处理器结构 | 第11-17页 |
| 第三章 ASIC设计 | 第17-23页 |
| 3．1 EDA技术 | 第17页 |
| 3．2 ASIC设计主要流程 | 第17-23页 |
| 第四章 Vega CPU流水线结构 | 第23-31页 |
| 4．1 流水线概述 | 第23页 |
| 4．2 流水线操作 | 第23-25页 |
| 4．3 流水线暂停和异常处理 | 第25-29页 |
| 4．4 向前传送单元和数据回写单元 | 第29-31页 |
| 第五章 虚拟指令地址的生成 | 第31-40页 |
| 5．1 Vega CPU中流水线的PC结 | 第31-32页 |
| 5．2 Branch单元的PC | 第32-34页 |
| 5．3 Jump单元的PC | 第34-35页 |
| 5．4 异常单元的PC | 第35-37页 |
| 5．5 CPO单元的PC | 第37-38页 |
| 5．6 PC控制单元结构 | 第38-40页 |
| 第六章 MMU结构 | 第40-48页 |
| 6．1 MMU概述 | 第40页 |
| 6．2 指令TLB结构和工作原理 | 第40-43页 |
| 6．3 物理指令地址的生成 | 第43-48页 |
| 第七章 Cache结构 | 第48-53页 |
| 7．1 Cache寻址原理 | 第49-51页 |
| 7．2 指令Cache结构和写策略 | 第51-53页 |
| 第八章 指令的获取 | 第53-56页 |
| 8．1 取指令 | 第53-55页 |
| 8．2 指令cache的异常处理 | 第55-56页 |
| 第九章 逻辑仿真 | 第56-60页 |
| 9．1 功能测试文件 | 第56-58页 |
| 9．2 仿真波形 | 第58-60页 |
| 第十章 逻辑综合 | 第60-65页 |
| 10．1 综合策略 | 第60页 |
| 10．2 综合脚本 | 第60-61页 |
| 10．3 综合结果 | 第61-65页 |
| 第十一章 基于ATPG的测试向量 | 第65-71页 |
| 11．1 自动测试模式生成（ATPG）技术 | 第65-66页 |
| 11．2 ATPG的可测试设计规划 | 第66-67页 |
| 11．3 ATPG设计流程 | 第67-71页 |
| 第十二章 总结 | 第71-72页 |
| 参考文献 | 第72-73页 |
| 感谢信 | 第73-74页 |
| 个人简历 | 第74页 |