| 中文摘要 | 第1-5页 |
| 英文摘要 | 第5-6页 |
| 目录 | 第6-9页 |
| 引言 | 第9-10页 |
| 第一章 设计目标描述 | 第10-14页 |
| §1．1 设计目标 | 第10-11页 |
| §1．2 CELLBUS总线介绍 | 第11-14页 |
| §1．2．1 总线结构介绍 | 第11-12页 |
| §1．2．2 驱动芯片介绍 | 第12-14页 |
| 第二章 高速数字电路逻辑描述与总线仿真方法 | 第14-29页 |
| §2．1 总线驱动的仿真概述 | 第14-16页 |
| §2．2 信号完整性问题（SIGNAL INTEGRITY） | 第16-17页 |
| §2．2．1 信号完整性定义及其任务 | 第16页 |
| §2．2．2 信号完整性分析的过程 | 第16-17页 |
| §2．3 IBIS模型 | 第17-20页 |
| §2．3．1 IBIS模型的基本组成 | 第17-18页 |
| §2．3．2 关于应用IBIS模型进行仿真的几个问题 | 第18-19页 |
| §2．3．3 信号完整性分析与IBIS模型的关系 | 第19-20页 |
| §2．4 系统分析基础 | 第20-26页 |
| §2．4．1 传输线的阻抗特性 | 第21页 |
| §2．4．2 传输线的频率响应 | 第21-25页 |
| §2．4．3 关于容性负载对信号上升沿的影响。 | 第25-26页 |
| §2．5 仿真器的算法 | 第26-27页 |
| §2．6 利用IBIS模型进行信号完整性分析过程及其相应参数 | 第27-29页 |
| §2．7 关于接插件的选择 | 第29页 |
| 第三章 总线驱动仿真 | 第29-40页 |
| §3．1 CELLBUS的仿真结构 | 第29-31页 |
| §3．2 CELLBUS传输信号仿真分析 | 第31-36页 |
| §3．3 CELLBUS时序仿真分析 | 第36-40页 |
| 第四章 测试单板的设计 | 第40-51页 |
| §4．1 概述 | 第40-42页 |
| §4．2 XXXX+TYYYY系统 | 第42-47页 |
| §4．2．1 XXXXCPU最小系统功能描述 | 第42-44页 |
| §4．2．2 与其他模块的接口 | 第44-47页 |
| §4．3 CELLBUS接口模块（TYYYY） | 第47-48页 |
| §4．4 时钟模块 | 第48-50页 |
| §4．5 电源模块 | 第50-51页 |
| §4．5．1 1．5V CELLBUS专用电源 | 第50页 |
| §4．5．2 2．5V CPU内核电压 | 第50页 |
| §4．5．3 3．3V单板主电源 | 第50-51页 |
| 第五章 背板PCB设计规则 | 第51-62页 |
| §5．1 背板布线规则： | 第51-58页 |
| §5．1．1 时钟信号的布线 | 第51-55页 |
| §5．1．2 数据信号的布线 | 第55-58页 |
| §5．2 关于单板布线要求 | 第58-61页 |
| §5．2．1 时钟驱动单板的布线要求 | 第58-59页 |
| §5．2．2 时钟接收板的布线要求 | 第59-60页 |
| §5．2．3 总线型数据线驱动接收单板布线要求： | 第60-61页 |
| §5．3 背板解耦的其他要求。 | 第61-62页 |
| 第六章 测试结果 | 第62-68页 |
| §6．1 特征阻抗测试结果 | 第62-64页 |
| §6．1．1 时钟信号线的特征阻抗 | 第62-64页 |
| §6．1．2 数据信号 | 第64页 |
| §6．2 实测波形 | 第64-66页 |
| §6．3 实测参数与时序分析 | 第66页 |
| §6．4 软件测试结果 | 第66-67页 |
| §6．5 仿真总结 | 第67-68页 |
| 总结 | 第68-69页 |
| 参考文献 | 第69页 |
| 致谢 | 第69-71页 |
| 个人简历 | 第71-72页 |
