基于FPGA流水线CPU的设计与实现
| 摘要 | 第1-4页 |
| Abstract | 第4-8页 |
| 第一章 绪论 | 第8-13页 |
| ·研究背景和意义 | 第8页 |
| ·CPU的发展现状 | 第8-11页 |
| ·国外CPU | 第8-10页 |
| ·通用CPU | 第8-9页 |
| ·嵌入式CPU | 第9-10页 |
| ·国内CPU | 第10-11页 |
| ·通用CPU | 第10页 |
| ·嵌入式CPU | 第10-11页 |
| ·研究内容 | 第11页 |
| ·结构安排 | 第11-13页 |
| 第二章 开发平台与CPU体系结构 | 第13-24页 |
| ·CPU设计与实现的相关技术 | 第13-20页 |
| ·EDA技术 | 第13-15页 |
| ·硬件描述语言VHDL | 第13-14页 |
| ·QuartusII概述 | 第14-15页 |
| ·FPGA | 第15-20页 |
| ·FPGA概述 | 第15-16页 |
| ·FPGA的开发流程 | 第16-18页 |
| ·Cyclone系列FPGA | 第18页 |
| ·FPGA在CPU领域中的应用 | 第18-20页 |
| ·CPU体系结构 | 第20-23页 |
| ·CISC与RISC | 第20-22页 |
| ·复杂指令系统计算机(CISC) | 第20-21页 |
| ·精简指令系统计算机(RISC) | 第21-22页 |
| ·MIPS架构及其特点 | 第22-23页 |
| ·小结 | 第23-24页 |
| 第三章 数据通路设计与实现 | 第24-42页 |
| ·指令集设计 | 第24-27页 |
| ·指令集 | 第24-25页 |
| ·指令格式 | 第25-27页 |
| ·数据通路设计 | 第27-33页 |
| ·五种基本数据通路 | 第27-28页 |
| ·五级数据通路 | 第28-33页 |
| ·流水线技术 | 第28-30页 |
| ·流水线技术融入数据通路 | 第30-32页 |
| ·流水线引发的相关(hazard)及解决方案 | 第32-33页 |
| ·旁路通路设计 | 第33页 |
| ·数据通路的实现 | 第33-40页 |
| ·IF取指令段 | 第33-35页 |
| ·ID译码段 | 第35-36页 |
| ·EX执行段 | 第36-39页 |
| ·MEM访存段 | 第39-40页 |
| ·WB写回段 | 第40页 |
| ·Forward旁路模块 | 第40页 |
| ·小结 | 第40-42页 |
| 第四章 控制通路设计与实现 | 第42-51页 |
| ·控制器实现原理 | 第42-44页 |
| ·微程序控制器 | 第42-43页 |
| ·硬布线控制器 | 第43-44页 |
| ·控制器设计与实现 | 第44-47页 |
| ·控制器的主要任务和相应设计 | 第44-45页 |
| ·控制器的辅助任务及其对应设计 | 第45-46页 |
| ·控制器实现 | 第46-47页 |
| ·其它功能部件设计和实现 | 第47-50页 |
| ·控制相关检测模块 | 第47-48页 |
| ·中断控制器 | 第48-50页 |
| ·小结 | 第50-51页 |
| 第五章 指令Cache设计与实现 | 第51-60页 |
| ·Cache工作原理 | 第51-53页 |
| ·Cache的层次结构 | 第51页 |
| ·程序局部性原理 | 第51-52页 |
| ·地址映射方式 | 第52-53页 |
| ·替换算法 | 第53页 |
| ·基于FIFO算法的指令Cache的设计与实现 | 第53-57页 |
| ·Cache(FIFO)结构设计 | 第53-54页 |
| ·Cache(FIFO)控制器设计 | 第54页 |
| ·Cache(FIFO)实现 | 第54-56页 |
| ·FIFO算法仿真 | 第56-57页 |
| ·基于LRU算法的指令Cache的设计与实现 | 第57-59页 |
| ·Cache(LRU)结构设计 | 第57-58页 |
| ·Cache(LRU)控制器设计 | 第58页 |
| ·Cache(LRU)实现 | 第58页 |
| ·LRU算法仿真 | 第58-59页 |
| ·小结 | 第59-60页 |
| 第六章 CPU功能验证 | 第60-65页 |
| ·旁路功能的验证 | 第60-62页 |
| ·CPU整体功能的验证 | 第62-64页 |
| ·小结 | 第64-65页 |
| 第七章 总结与展望 | 第65-66页 |
| 参考文献 | 第66-69页 |
| 致谢 | 第69-70页 |
| 作者在攻读硕士期间的主要研究成果 | 第70页 |
