| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-17页 |
| 第一章 绪论 | 第17-25页 |
| 1.1 研究背景 | 第17-19页 |
| 1.1.1 BLE5.0标准PHY层中的数据传输 | 第17-18页 |
| 1.1.2 数字通信系统体系结构 | 第18-19页 |
| 1.2 卷积编码的发展和Viterbi译码的研究现状 | 第19-22页 |
| 1.3 本文研究的主要内容与结构安排 | 第22-25页 |
| 第二章 信道编解码理论研究 | 第25-37页 |
| 2.1 纠错码分析 | 第25-27页 |
| 2.1.1 信道编码定理 | 第25页 |
| 2.1.2 纠错码的分类 | 第25-26页 |
| 2.1.3 两种常用的纠错码 | 第26-27页 |
| 2.2 卷积码编码原理剖析 | 第27-32页 |
| 2.2.1 卷积码的代数结构研究 | 第27-30页 |
| 2.2.2 卷积码的图描述 | 第30-32页 |
| 2.3 Viterbi译码 | 第32-35页 |
| 2.3.1 Viterbi算法原理解析 | 第32-33页 |
| 2.3.2 Viterbi软判决译码研究 | 第33-35页 |
| 2.3.3 回溯深度对译码性能的影响 | 第35页 |
| 2.3.4 Viterbi译码器的实现 | 第35页 |
| 2.4 本章小节 | 第35-37页 |
| 第三章 Viterbi译码的算法设计 | 第37-57页 |
| 3.1 BLE5.0标准PHY层中的卷积编码 | 第37-38页 |
| 3.2 Viterbi硬判决译码 | 第38-48页 |
| 3.2.1 Viterbi算法优化及实现步骤 | 第38-44页 |
| 3.2.2 卷积编码器和译码器的系统仿真实验 | 第44-48页 |
| 3.2.3 结果总结分析 | 第48页 |
| 3.3 Viterbi软判决译码 | 第48-55页 |
| 3.3.1 软判决Viterbi译码流程 | 第48页 |
| 3.3.2 软判决Viterbi算法的建模 | 第48-50页 |
| 3.3.3 软输出解映射模块的建模 | 第50-52页 |
| 3.3.4 软判决的系统仿真 | 第52-55页 |
| 3.4 软判决与硬判决的比较 | 第55-56页 |
| 3.5 本章小结 | 第56-57页 |
| 第四章 BLE5.0标准PHY层中卷积码的逻辑设计 | 第57-77页 |
| 4.1 BLE5.0标准PHY层数据包结构 | 第57-58页 |
| 4.1.1 数据的分组格式 | 第57-58页 |
| 4.1.2 数据的处理 | 第58页 |
| 4.2 卷积码编码器的设计 | 第58-61页 |
| 4.3 Viterbi译码器的设计 | 第61-76页 |
| 4.3.1 分支度量计算模块的设计 | 第62-65页 |
| 4.3.2 加-比-选单元和路径存储单元设计 | 第65-70页 |
| 4.3.3 回溯模块和幸存路径存储模块的设计 | 第70-75页 |
| 4.3.4 Viterbi整体实现框图和系统仿真 | 第75-76页 |
| 4.4 本章小结 | 第76-77页 |
| 第五章 BLE5.0标准PHY层中卷积码的FPGA验证和IC设计 | 第77-91页 |
| 5.1 编解码的联合仿真 | 第77-80页 |
| 5.1.1 Matlab产生数据用于Modelsim仿真 | 第77-79页 |
| 5.1.2 Modelsim产生数据用于Matlab仿真 | 第79-80页 |
| 5.2 编解码的性能综合 | 第80-81页 |
| 5.3 系统的FPGA验证 | 第81-85页 |
| 5.3.1 验证平台选择分析 | 第81-82页 |
| 5.3.2 FPGA验证流程 | 第82-83页 |
| 5.3.3 FPGA平台设计和验证方案 | 第83-84页 |
| 5.3.4 逻辑分析仪SignalTap调试 | 第84-85页 |
| 5.4 从FPGA到ASIC设计 | 第85-87页 |
| 5.5 Viterbi译码器的ASIC设计 | 第87-89页 |
| 5.6 本章总结 | 第89-91页 |
| 第六章 总结与展望 | 第91-93页 |
| 6.1 总结 | 第91-92页 |
| 6.2 展望 | 第92-93页 |
| 参考文献 | 第93-97页 |
| 致谢 | 第97-99页 |
| 作者简介 | 第99-101页 |
