| 摘要 | 第4-5页 |
| abstract | 第5页 |
| 第一章 绪论 | 第15-21页 |
| 1.1 数字通信系统的整体结构 | 第15页 |
| 1.2 信道编码技术的历史与演进 | 第15-17页 |
| 1.2.1 分组码与卷积码 | 第16页 |
| 1.2.2 Turbo码介绍 | 第16页 |
| 1.2.3 LDPC码介绍 | 第16-17页 |
| 1.3 极化码的起源及研究现状 | 第17-18页 |
| 1.3.1 极化码的提出 | 第17页 |
| 1.3.2 极化码的编译码技术发展 | 第17-18页 |
| 1.3.3 极化码的硬件实现 | 第18页 |
| 1.4 极化码在现代通信中的应用 | 第18-19页 |
| 1.5 本文主要研究工作和内容安排 | 第19-21页 |
| 第二章 传统可迭代译码的信道编码 | 第21-36页 |
| 2.1 LDPC码编码 | 第21-23页 |
| 2.1.1 校验矩阵的Tanner图表示 | 第21-22页 |
| 2.1.2 基于高斯消元的标准编码方法 | 第22-23页 |
| 2.2 LDPC码译码 | 第23-27页 |
| 2.2.1 概率域上的BP译码算法 | 第23-25页 |
| 2.2.2 对数域上的BP译码算法 | 第25-27页 |
| 2.3 Turbo码编码 | 第27-31页 |
| 2.3.1 递归系统卷积码的结构 | 第27-28页 |
| 2.3.2 交织器的设计 | 第28-31页 |
| 2.3.3 删余器的设计 | 第31页 |
| 2.4 Turbo码译码 | 第31-33页 |
| 2.4.1 最大后验概率译码算法 | 第32页 |
| 2.4.2 外信息的计算 | 第32-33页 |
| 2.5 Turbo码与LDPC码的性能仿真分析 | 第33-34页 |
| 2.5.1 不同译码迭代次数下Turbo码性能比较 | 第33-34页 |
| 2.5.2 不同译码迭代次数下LDPC码性能比较 | 第34页 |
| 2.6 LDPC码、Turbo码与极化码 | 第34-35页 |
| 2.7 本章小结 | 第35-36页 |
| 第三章 信道极化的基本原理 | 第36-54页 |
| 3.1 信道特性及相关参数 | 第36-38页 |
| 3.1.1 信道容量 | 第36页 |
| 3.1.2 Bhattacharyya参数 | 第36-37页 |
| 3.1.3 信道截止速率 | 第37页 |
| 3.1.4 信道容量、巴式参数和截止速率之间的关系 | 第37-38页 |
| 3.2 常见信道模型 | 第38-40页 |
| 3.2.1 AWGN信道 | 第38页 |
| 3.2.2 BEC信道 | 第38-39页 |
| 3.2.3 BSC信道 | 第39-40页 |
| 3.3 信道极化现象 | 第40-42页 |
| 3.3.1 BEC信道下的截止速率 | 第40-41页 |
| 3.3.2 BSC信道下的截止速率 | 第41-42页 |
| 3.4 信道极化方法 | 第42-48页 |
| 3.4.1 信道合并 | 第43-46页 |
| 3.4.2 信道拆分 | 第46-48页 |
| 3.5 信道极化的性质 | 第48-53页 |
| 3.5.1 子信道的信道容量和巴氏参数 | 第48-50页 |
| 3.5.2 信道极化定理 | 第50-52页 |
| 3.5.3 信道极化速率定理 | 第52-53页 |
| 3.6 本章小结 | 第53-54页 |
| 第四章 极化码的编译码算法 | 第54-77页 |
| 4.1 极化码的信道选择方法 | 第54-58页 |
| 4.1.1 BEC-Z(W)方法 | 第54-55页 |
| 4.1.2 BSC-Z(W)方法 | 第55-57页 |
| 4.1.3 蒙特卡洛方法 | 第57-58页 |
| 4.1.4 其他选择方法 | 第58页 |
| 4.2 极化码编码 | 第58-62页 |
| 4.2.1 生成矩阵GN | 第58-60页 |
| 4.2.2 GN陪集编码 | 第60-61页 |
| 4.2.3 编码复杂度 | 第61页 |
| 4.2.4 极化码的编码举例 | 第61-62页 |
| 4.3 极化码译码 | 第62-76页 |
| 4.3.1 SC译码算法 | 第62-67页 |
| 4.3.2 SCL译码算法 | 第67-70页 |
| 4.3.3 SCS译码算法 | 第70-72页 |
| 4.3.4 其他译码算法及研究方向 | 第72-75页 |
| 4.3.5 译码算法比较 | 第75-76页 |
| 4.4 本章小结 | 第76-77页 |
| 第五章 极化码的性能分析及译码仿真 | 第77-84页 |
| 5.1 极化码的仿真基础 | 第77-78页 |
| 5.1.1 极化码性能衡量标准 | 第77页 |
| 5.1.2 极化码仿真环境说明 | 第77-78页 |
| 5.2 极化码的性能分析 | 第78-81页 |
| 5.2.1 信道选择方法对性能的影响 | 第78-79页 |
| 5.2.2 码长对性能的影响 | 第79-80页 |
| 5.2.3 码率对性能的影响 | 第80页 |
| 5.2.4 不同极化码译码算法的比较 | 第80-81页 |
| 5.3 极化码SCS译码算法仿真分析 | 第81-83页 |
| 5.3.1 堆栈深度D对SCS译码算法性能的影响 | 第81-82页 |
| 5.3.2 路径数目L对SCS译码算法性能的影响 | 第82-83页 |
| 5.4 本章小结 | 第83-84页 |
| 第六章 基于FPGA的极化码SCS译码器算法 | 第84-95页 |
| 6.1 FPGA设计流程 | 第84-85页 |
| 6.2 硬件量化方案 | 第85-87页 |
| 6.3 SCS译码器硬件算法设计 | 第87-94页 |
| 6.3.1 硬件设计总体思路 | 第87-90页 |
| 6.3.2 译码器堆栈结构算法设计 | 第90-92页 |
| 6.3.3 译码器LLR计算算法设计 | 第92-94页 |
| 6.4 本章小结 | 第94-95页 |
| 第七章 极化码SCS译码器的FPGA实现 | 第95-107页 |
| 7.1 SCS译码器顶层设计 | 第95-97页 |
| 7.1.1 初始LLR存储模块 | 第95-96页 |
| 7.1.2 译码模块 | 第96-97页 |
| 7.2 SCS译码器模块设计 | 第97-106页 |
| 7.2.1 堆栈模块 | 第97-98页 |
| 7.2.2 LLR计算模块 | 第98-103页 |
| 7.2.3 度量值计算模块 | 第103-104页 |
| 7.2.4 反馈模块 | 第104-106页 |
| 7.3 本章小结 | 第106-107页 |
| 第八章 极化码SCS译码器的硬件仿真和性能分析 | 第107-113页 |
| 8.1 译码器仿真测试与综合结果分析 | 第107-110页 |
| 8.1.1 仿真测试平台 | 第107-108页 |
| 8.1.2 堆栈模块的功能验证 | 第108页 |
| 8.1.3 LLR计算模块的功能验证 | 第108-109页 |
| 8.1.4 度量值计算模块的功能验证 | 第109-110页 |
| 8.1.5 译码器的硬件综合和仿真结果 | 第110页 |
| 8.2 SCS译码器性能分析 | 第110-111页 |
| 8.3 本章小结 | 第111-113页 |
| 第九章 总结与展望 | 第113-115页 |
| 9.1 本文工作总结 | 第113-114页 |
| 9.2 后续工作展望 | 第114-115页 |
| 参考文献 | 第115-119页 |
| 致谢 | 第119-120页 |
| 在学期间的研究成果及发表的学术论文 | 第120页 |