基于可重构SoC平台的神经网络加速器设计
| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第14-26页 |
| 1.1 研究背景 | 第14页 |
| 1.2 国内外研究现状 | 第14-24页 |
| 1.2.1 可重构计算 | 第14-20页 |
| 1.2.2 神经网络 | 第20-24页 |
| 1.3 课题研究内容 | 第24页 |
| 1.4 论文研究内容和组织结构 | 第24-25页 |
| 1.5 课题来源 | 第25-26页 |
| 第2章 可重构平台概述 | 第26-39页 |
| 2.1 系统架构 | 第26-27页 |
| 2.2 可重构协处理器 | 第27-32页 |
| 2.2.1 主控制器 | 第27-28页 |
| 2.2.2 重构控制器 | 第28-29页 |
| 2.2.3 可重构计算阵列 | 第29-30页 |
| 2.2.4 存储模块 | 第30页 |
| 2.2.5 DMA模块 | 第30-31页 |
| 2.2.6 AXI接口 | 第31-32页 |
| 2.3 工作方式 | 第32-38页 |
| 2.3.1 处理器流程 | 第32-34页 |
| 2.3.2 主模式流程 | 第34-36页 |
| 2.3.3 从模式流程 | 第36-38页 |
| 2.4 本章小结 | 第38-39页 |
| 第3章 神经网络及手写数字识别算法分析 | 第39-51页 |
| 3.1 数据集及实验环境 | 第39页 |
| 3.2 手写数字识别的模型设计 | 第39-42页 |
| 3.2.1 输入层设计 | 第39-40页 |
| 3.2.2 输出层设计 | 第40页 |
| 3.2.3 中间层设计 | 第40-42页 |
| 3.3 神经网络的训练过程 | 第42-46页 |
| 3.3.1 初始化神经网络 | 第43页 |
| 3.3.2 神经网络的前向传播 | 第43页 |
| 3.3.3 神经网络的反向误差传播 | 第43-46页 |
| 3.4 实验结果及分析 | 第46-50页 |
| 3.5 本章小结 | 第50-51页 |
| 第4章 神经网络的硬件设计 | 第51-65页 |
| 4.1 数据存储 | 第52-54页 |
| 4.1.1 图像数据 | 第52页 |
| 4.1.2 权重数据 | 第52-54页 |
| 4.1.3 结果数据 | 第54页 |
| 4.2 控制模块 | 第54-56页 |
| 4.3 数据划分模块 | 第56-57页 |
| 4.4 地址生成模块 | 第57-61页 |
| 4.4.1 图像地址生成模块 | 第57-58页 |
| 4.4.2 权重地址生成模块 | 第58-59页 |
| 4.4.3 结果地址生成模块 | 第59-61页 |
| 4.5 运算模块 | 第61-62页 |
| 4.6 存储控制模块 | 第62-64页 |
| 4.7 本章小结 | 第64-65页 |
| 第5章 设计实现和性能分析 | 第65-76页 |
| 5.1 验证方法 | 第65页 |
| 5.2 综合仿真 | 第65-71页 |
| 5.2.1 图像地址生成模块 | 第65-66页 |
| 5.2.2 权重地址生成模块 | 第66-67页 |
| 5.2.3 结果地址生成模块 | 第67-68页 |
| 5.2.4 运算模块 | 第68-69页 |
| 5.2.5 控制模块 | 第69-70页 |
| 5.2.6 存储控制模块 | 第70-71页 |
| 5.3 性能分析 | 第71-72页 |
| 5.4 并行化分析 | 第72-75页 |
| 5.5 本章小结 | 第75-76页 |
| 第6章 总结与展望 | 第76-78页 |
| 6.1 工作总结 | 第76-77页 |
| 6.2 研究展望 | 第77-78页 |
| 攻读硕士学位期间参与项目与主要成果 | 第78-79页 |
| 专利申请 | 第78页 |
| 参与项目 | 第78-79页 |
| 参考文献 | 第79-83页 |
| 致谢 | 第83-84页 |
