摘要 | 第5-6页 |
ABSTRACT | 第6-7页 |
第一章 绪论 | 第16-22页 |
1.1 研究背景及意义 | 第16-19页 |
1.2 论文主要贡献 | 第19-20页 |
1.3 论文研究内容及安排 | 第20-22页 |
第二章 全双工LTE数字自干扰时频同步关键技术研究现状 | 第22-41页 |
2.1 全双工自干扰抑制研究现状 | 第22-34页 |
2.1.1 天线自干扰抑制 | 第23-24页 |
2.1.2 射频自干扰抑制 | 第24-25页 |
2.1.3 数字自干扰抑制 | 第25-29页 |
2.1.4 自干扰抑制技术实验现状 | 第29-33页 |
2.1.5 全双工自干扰抑制国内研究现状 | 第33-34页 |
2.2 LTE中的时频同步技术 | 第34-40页 |
2.2.1 LTE中的时间同步技术 | 第35-37页 |
2.2.2 LTE中的载波频率同步技术 | 第37-40页 |
2.3 小结 | 第40-41页 |
第三章 全双工LTE数字自干扰时频同步需求分析 | 第41-45页 |
3.1 应用场景 | 第41-42页 |
3.2 功能需求 | 第42-43页 |
3.3 指标需求 | 第43-44页 |
3.4 小结 | 第44-45页 |
第四章 全双工LTE数字自干扰时频同步概要设计 | 第45-64页 |
4.1 同步结构及设计 | 第45-49页 |
4.1.1 帧结构设计和系统模型 | 第46-48页 |
4.1.2 模块划分 | 第48页 |
4.1.3 同步流程 | 第48-49页 |
4.2 时频同步误差性能分析和仿真 | 第49-55页 |
4.2.1 时间同步误差对数字自干扰抑制的影响 | 第49-53页 |
4.2.2 载波频率误差对数字自干扰抑制的影响 | 第53-55页 |
4.3 同步算法选择与性能仿真 | 第55-63页 |
4.3.1 时间粗同步 | 第55-58页 |
4.3.2 时间细同步 | 第58-60页 |
4.3.3 载波频率粗同步 | 第60-61页 |
4.3.4 载波频率细同步 | 第61-63页 |
4.4 小结 | 第63-64页 |
第五章 全双工LTE数字自干扰时频同步详细设计 | 第64-79页 |
5.1 同步系统FPGA设计 | 第64-65页 |
5.2 时间粗同步设计 | 第65-70页 |
5.2.1 外部接口设计 | 第66页 |
5.2.2 工作流程设计 | 第66-70页 |
5.3 时间细同步设计 | 第70-74页 |
5.3.1 外部接口设计 | 第70-71页 |
5.3.2 工作流程设计 | 第71-74页 |
5.4 载波频率粗同步设计 | 第74-76页 |
5.4.1 外部接口设计 | 第74-75页 |
5.4.2 工作流程设计 | 第75-76页 |
5.5 载波频率细同步设计 | 第76-78页 |
5.5.1 外部接口设计 | 第76-77页 |
5.5.2 工作流程设计 | 第77-78页 |
5.6 小结 | 第78-79页 |
第六章 全双工LTE数字自干扰时频同步测试与分析 | 第79-96页 |
6.1 测试链路结构 | 第79-82页 |
6.1.1 发射端结构 | 第79-81页 |
6.1.2 接收端结构 | 第81-82页 |
6.2 功能测试 | 第82-86页 |
6.2.1 功能测试条件 | 第82-83页 |
6.2.2 时间粗同步功能测试 | 第83-84页 |
6.2.3 时间细同步功能测试 | 第84-85页 |
6.2.4 载波频率粗同步功能测试 | 第85页 |
6.2.5 载波频率细同步功能测试 | 第85-86页 |
6.3 全双工LTE数字自干扰时频同步性能测试 | 第86-94页 |
6.3.1 自干扰时频同步测试条件 | 第86-87页 |
6.3.2 时间同步测试 | 第87-90页 |
6.3.3 载波频率同步测试 | 第90-92页 |
6.3.4 系统误码率测试 | 第92-94页 |
6.4 资源分析 | 第94-95页 |
6.5 小结 | 第95-96页 |
第七章 结束语 | 第96-98页 |
7.1 论文总结和主要贡献 | 第96-97页 |
7.2 下一步工作的建议 | 第97-98页 |
致谢 | 第98-99页 |
参考文献 | 第99-104页 |
个人简历 | 第104-105页 |
攻读硕士学位期间的研究成果 | 第105-106页 |
学位论文答辩后勘误修订说明表 | 第106-107页 |