| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-15页 |
| 1.1 选题依据与研究意义 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-13页 |
| 1.3 SAR ADC的发展态势 | 第13-14页 |
| 1.3.1 新结构、新技术 | 第13页 |
| 1.3.2 高精度SAR ADC | 第13页 |
| 1.3.3 高采样率SAR ADC | 第13页 |
| 1.3.4 低功耗SAR ADC | 第13-14页 |
| 1.4 论文的主要工作和结构安排 | 第14-15页 |
| 第二章 模数转换器（ADC）基本理论及特点 | 第15-31页 |
| 2.1 模数转换器的工作原理 | 第15页 |
| 2.2 ADC性能参数简介 | 第15-25页 |
| 2.2.1 静态特性参数 | 第15-22页 |
| 2.2.1.1 分辨率（resolution） | 第16页 |
| 2.2.1.2 精度（precision） | 第16页 |
| 2.2.1.3 量化误差（quantization error） | 第16-17页 |
| 2.2.1.4 失调误差（offset error） | 第17-18页 |
| 2.2.1.5 增益误差（gain error） | 第18-19页 |
| 2.2.1.6 非线性误差 | 第19-21页 |
| 2.2.1.7 漏码（Missing Code） | 第21-22页 |
| 2.2.2 动态特性参数 | 第22-25页 |
| 2.2.2.1 动态范围（Dynamic Range） | 第22页 |
| 2.2.2.2 转换速率（Conversion Rate） | 第22页 |
| 2.2.2.3 信噪比（SNR） | 第22-23页 |
| 2.2.2.4 总谐波失真（THD） | 第23页 |
| 2.2.2.5 信号噪声失真比（SNDR） | 第23-24页 |
| 2.2.2.6 无杂散动态范围（SFDR） | 第24页 |
| 2.2.2.7 有效位数（ENOB） | 第24页 |
| 2.2.2.8 优值（Figure-of-Merit，FOM） | 第24-25页 |
| 2.3 几种不同架构的ADC及特点 | 第25-31页 |
| 2.3.1 全并行ADC（flash ADC） | 第25-26页 |
| 2.3.2 逐次逼近型ADC（SAR ADC） | 第26-27页 |
| 2.3.3 流水线型ADC（pipeline ADC） | 第27-28页 |
| 2.3.4 过采样ADC（Σ-Δ ADC） | 第28-29页 |
| 2.3.5 各种ADC性能比较 | 第29-31页 |
| 第三章 12位数模转换器（DAC）模块的设计 | 第31-52页 |
| 3.1 数模转换器的基本原理 | 第31页 |
| 3.2 数模转换器的几种架构及特点 | 第31-36页 |
| 3.2.1 电压式DAC | 第31-32页 |
| 3.2.2 电流式DAC | 第32-33页 |
| 3.2.3 电荷重分配式DAC | 第33-36页 |
| 3.2.4 三种DAC性能比较 | 第36页 |
| 3.3 分段式DAC电容阵列的分析 | 第36-40页 |
| 3.4 本文DAC电路的设计 | 第40-48页 |
| 3.4.1 DAC设计参数要求 | 第42-43页 |
| 3.4.2 DAC的工作原理 | 第43-45页 |
| 3.4.3 DAC采样保持电路存在的问题 | 第45-48页 |
| 3.5 DAC的开关模块的设计 | 第48-49页 |
| 3.6 DAC电路的仿真 | 第49-52页 |
| 3.6.1 DAC的延迟 | 第50-52页 |
| 第四章 高精度比较器模块的设计 | 第52-71页 |
| 4.1 比较器的基本知识 | 第52-56页 |
| 4.1.1 比较器的特性 | 第52-56页 |
| 4.1.1.1 静态特性 | 第52-54页 |
| 4.1.1.2 动态特性 | 第54-56页 |
| 4.2 比较器结构的设计 | 第56-60页 |
| 4.2.1 比较器设计参数要求 | 第56-57页 |
| 4.2.2 比较器预放大锁存理论 | 第57-59页 |
| 4.2.3 比较器结构框图 | 第59-60页 |
| 4.3 比较器各个模块电路设计 | 第60-66页 |
| 4.3.1 预放大级设计 | 第60-63页 |
| 4.3.2 锁存比较级设计 | 第63-64页 |
| 4.3.3 输出级设计 | 第64-66页 |
| 4.4 比较器整体仿真 | 第66-71页 |
| 4.4.1 比较器速度与分辨率 | 第66-67页 |
| 4.4.2 比较器的传输延迟 | 第67页 |
| 4.4.3 比较器的增益与带宽 | 第67-68页 |
| 4.4.5 比较器的失调电压消除技术 | 第68-71页 |
| 第五章 数字逻辑控制模块的设计 | 第71-77页 |
| 5.1 基本数字模块的设计 | 第71-72页 |
| 5.1.1 D触发器的设计 | 第71-72页 |
| 5.1.2 JK触发器和三态门的设计 | 第72页 |
| 5.2 逐次逼近逻辑电路设计 | 第72-74页 |
| 5.2.1 电路原理图 | 第72-74页 |
| 5.2.2 仿真结果 | 第74页 |
| 5.3 系统其他控制信号 | 第74-77页 |
| 5.3.1 电路原理图 | 第75页 |
| 5.3.2 仿真结果 | 第75-77页 |
| 第六章 关键模块版图及系统仿真 | 第77-82页 |
| 6.1 版图设计需要考虑的问题 | 第77-78页 |
| 6.1.1 闩锁效应（Latch up Effect） | 第77-78页 |
| 6.1.2 天线效应（Antenna Effect） | 第78页 |
| 6.1.3 匹配性 | 第78页 |
| 6.1.4 寄生效应 | 第78页 |
| 6.2 比较器的部分版图 | 第78-79页 |
| 6.3 系统仿真 | 第79-82页 |
| 6.3.1 系统仿真框图 | 第79-80页 |
| 6.3.2 系统仿真结果 | 第80-82页 |
| 第七章 总结 | 第82-84页 |
| 致谢 | 第84-85页 |
| 参考文献 | 第85-87页 |
| 攻读硕士学位期间取得的研究成果 | 第87-88页 |
