| 目录 | 第2-4页 |
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 英文缩写说明 | 第7-8页 |
| 第一章 引言 | 第8-13页 |
| 1.1 研究背景 | 第8-9页 |
| 1.2 研究现状 | 第9-11页 |
| 1.3 论文主要内容和结构安排 | 第11-13页 |
| 第二章 Turbo编译码概述 | 第13-20页 |
| 2.1 Turbo编码 | 第13-15页 |
| 2.1.1 二进制Turbo码 | 第13页 |
| 2.1.2 双二进制Turbo码 | 第13-15页 |
| 2.2 迭代译码原理 | 第15-18页 |
| 2.3 交织器 | 第18-19页 |
| 2.4 小结 | 第19-20页 |
| 第三章 Turbo码译码算法与硬件实现 | 第20-35页 |
| 3.1 降低复杂度的MAP译码算法 | 第20-22页 |
| 3.2 译码流程 | 第22-25页 |
| 3.2.1 分块译码流程 | 第22-24页 |
| 3.2.2 递归运算初始化 | 第24-25页 |
| 3.3 译码基数 | 第25-29页 |
| 3.3.1 高速加比选电路 | 第25-27页 |
| 3.3.2 基于路径合并的高基数译码结构 | 第27-29页 |
| 3.4 硬件资源分析与优化 | 第29-34页 |
| 3.4.1 运算资源分析与优化 | 第29-31页 |
| 3.4.2 存储资源分析与优化 | 第31页 |
| 3.4.3 硬件结构与设计参数对译码性能的影响 | 第31-34页 |
| 3.5 小结 | 第34-35页 |
| 第四章 3GPP LTE/LTE-Advanced系统中高吞吐率Turbo译码器 | 第35-51页 |
| 4.1 提高吞吐率的途径 | 第35-38页 |
| 4.2 高度并行译码流程 | 第38-40页 |
| 4.3 高度并行译码结构 | 第40-46页 |
| 4.3.1 系统结构 | 第40-41页 |
| 4.3.2 软输入软输出处理单元 | 第41-43页 |
| 4.3.3 地址生成器与置换网络 | 第43-45页 |
| 4.3.4 存储器组织 | 第45-46页 |
| 4.4 VLSI实现结果与分析 | 第46-50页 |
| 4.5 小结 | 第50-51页 |
| 第五章 4G移动通信系统中多标准Turbo译码器 | 第51-62页 |
| 5.1 译码算法的融合 | 第51-56页 |
| 5.2 多标准译码结构 | 第56-59页 |
| 5.2.1 系统结构 | 第56-57页 |
| 5.2.2 可配置软输入软输出处理单元 | 第57-58页 |
| 5.2.3 可配置ARP与QPP交织器 | 第58页 |
| 5.2.4 存储器组织 | 第58-59页 |
| 5.3 VLSI实现结果与分析 | 第59-61页 |
| 5.4 小结 | 第61-62页 |
| 第六章 总结与展望 | 第62-64页 |
| 6.1 研究工作总结 | 第62页 |
| 6.2 研究工作展望 | 第62-64页 |
| 参考文献 | 第64-69页 |
| 附录 | 第69-71页 |
| 硕士学习期间录用和发表的学术论文 | 第71-72页 |
| 致谢 | 第72-73页 |