| 摘要 | 第5-7页 |
| Abstract | 第7-8页 |
| 第1章 绪论 | 第12-24页 |
| 1.1 研究背景与动机 | 第13-15页 |
| 1.2 国内外相关研究现状与分析 | 第15-22页 |
| 1.2.1 序列分析技术综述 | 第15-19页 |
| 1.2.2 高性能计算在序列分析领域的应用现状与分析 | 第19-22页 |
| 1.3 本文工作 | 第22-24页 |
| 1.3.1 本文的研究内容和主要贡献 | 第22-23页 |
| 1.3.2 本文的组织结构 | 第23-24页 |
| 第2章 CUDA数据并行计算技术 | 第24-46页 |
| 2.1 GPU众核计算简介 | 第25-28页 |
| 2.1.1 多核与众核计算 | 第25-26页 |
| 2.1.2 GPU众核计算的主要特点 | 第26-28页 |
| 2.2 CUDA多线程执行部件和机制 | 第28-31页 |
| 2.3 CUDA的存储体系 | 第31-33页 |
| 2.4 CUDA的线程同步机制 | 第33-34页 |
| 2.5 CUDA的编程模型和工具 | 第34-45页 |
| 2.5.1 CUDA的基本程序结构 | 第34-36页 |
| 2.5.2 CUDA程序的线程管理和映射方法 | 第36-39页 |
| 2.5.3 CUDA程序设计涉及的基本操作 | 第39-44页 |
| 2.5.4 软硬件实验平台及测试数据 | 第44-45页 |
| 2.6 本章小结 | 第45-46页 |
| 第3章 利用CUDA实现ORF算法 | 第46-68页 |
| 3.1 串行六读码框翻译算法 | 第47-50页 |
| 3.2 六读码框翻译算法的并行实现和优化 | 第50-57页 |
| 3.2.1 六读码框翻译算法的简单并行实现和性能分析 | 第50-53页 |
| 3.2.2 六读码框翻译算法的内存访问优化 | 第53-57页 |
| 3.3 序列频率统计算法的并行化研究 | 第57-66页 |
| 3.3.1 序列频率统计算法的无冲突并行化方法与性能分析 | 第57-63页 |
| 3.3.2 基于原子操作的并行计数排序算法的实现与性能分析 | 第63-66页 |
| 3.4 本章小结 | 第66-68页 |
| 第4章 并行重复序列匹配算法研究 | 第68-92页 |
| 4.1 现有串行重复序列匹配算法剖析 | 第69-71页 |
| 4.2 利用字典次序查找超短精确重复序列的算法(RSRF) | 第71-77页 |
| 4.3 超短精确重复序列匹配算法的并行实现与性能分析 | 第77-85页 |
| 4.3.1 字典次序构造过程的并行实现 | 第77-79页 |
| 4.3.2 超短精确重复序列匹配算法的并行实现与性能分析 | 第79-85页 |
| 4.4 其它类型重复序列匹配算法的并行化研究 | 第85-89页 |
| 4.4.1 精确重复与非精确重复的联系 | 第86-88页 |
| 4.4.2 噬菌体控制元件测定的并行任务调度方案 | 第88-89页 |
| 4.5 本章小结 | 第89-92页 |
| 第5章 后缀数组构造算法的并行化研究 | 第92-112页 |
| 5.1 现有串行后缀数组构造算法剖析 | 第93-100页 |
| 5.1.1 后缀数组的相关定义 | 第93-95页 |
| 5.1.2 串行后缀数组构造算法的分类和可并行化研究 | 第95-98页 |
| 5.1.3 LS串行算法介绍 | 第98-100页 |
| 5.2 数据并行倍增算法的设计与实现 | 第100-107页 |
| 5.2.1 基于名次排序的数据并行后缀数组构造算法(DPPD) | 第100-103页 |
| 5.2.2 数据并行倍增算法DPPD在GPU上的实现 | 第103-107页 |
| 5.3 并行倍增算法DPPD的性能分析与优化 | 第107-111页 |
| 5.4 本章小结 | 第111-112页 |
| 第6章 结束语 | 第112-114页 |
| 6.1 本文的主要贡献与结论 | 第112-113页 |
| 6.2 未来工作部分 | 第113-114页 |
| 参考文献 | 第114-124页 |
| 致谢 | 第124-126页 |
| 攻博期间发表的论文 | 第126-128页 |
| 作者简介 | 第128页 |
