| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 目录 | 第6-9页 |
| 縮略语说明 | 第9-10页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 课题背景 | 第10-11页 |
| 1.2 发展现状 | 第11-12页 |
| 1.3 编码调制工程实现的意义 | 第12-13页 |
| 1.4 本文的主要研究工作与内容安排 | 第13-14页 |
| 第二章 调制技术研究 | 第14-24页 |
| 2.1 调制技术的作用 | 第14页 |
| 2.2 星座图 | 第14-16页 |
| 2.2.1 正交信号空间 | 第14-16页 |
| 2.2.2 数字调制信号的矢量表示 | 第16页 |
| 2.3 常用调制技术 | 第16-18页 |
| 2.3.1 BPSK调制 | 第16-17页 |
| 2.3.2 QPSK调制 | 第17-18页 |
| 2.4 解调 | 第18-22页 |
| 2.4.1 Log-MAP算法 | 第19-21页 |
| 2.4.2 Max-Log-MAP算法 | 第21-22页 |
| 2.5 本章小结 | 第22-24页 |
| 第三章 LDPC码的研究 | 第24-46页 |
| 3.1 LDPC码定义 | 第24-29页 |
| 3.1.1 线性分组码的定义 | 第24页 |
| 3.1.2 生成矩阵和校验矩阵 | 第24-25页 |
| 3.1.3 LDPC码分类 | 第25-26页 |
| 3.1.4 Gallager LDPC码构造 | 第26-27页 |
| 3.1.5 半随机LDPC码构造算法 | 第27-28页 |
| 3.1.6 QC-LDPC码的构造 | 第28-29页 |
| 3.2 LDPC码的编码算法 | 第29-34页 |
| 3.2.1 高效编码算法 | 第30-31页 |
| 3.2.2 简化的高效编码算法1 | 第31-32页 |
| 3.2.3 简化的高效编码算法2 | 第32-34页 |
| 3.3 LDPC码的译码算法 | 第34-45页 |
| 3.3.1 概率域的BP译码算法 | 第34-35页 |
| 3.3.2 对数域的BP译码算法 | 第35-37页 |
| 3.3.3 最小和译码算法 | 第37-39页 |
| 3.3.4 单次扫描算法 | 第39页 |
| 3.3.5 TDMP(Turbo-Decoding Message Passing)译码算法 | 第39-42页 |
| 3.3.6 校验节点信息的重用 | 第42-43页 |
| 3.3.7 译码算法比较 | 第43-45页 |
| 3.3.7.1 性能仿真 | 第43-44页 |
| 3.3.7.2 复杂度分析 | 第44-45页 |
| 3.4 本章小结 | 第45-46页 |
| 第四章 LDPC码工程实现的研究 | 第46-78页 |
| 4.1 硬件系统简介 | 第46-49页 |
| 4.1.1 项目芯片介绍 | 第46-47页 |
| 4.1.2 FPGA开发流程 | 第47-48页 |
| 4.1.3 编码调制硬件架构图 | 第48-49页 |
| 4.2 BPSK调制及解调 | 第49-50页 |
| 4.3 AWGN信道及量化 | 第50-57页 |
| 4.3.1 AWGN信道产生器 | 第50-53页 |
| 4.3.2 量化 | 第53-57页 |
| 4.4 LDPC编码器实现架构及功能检测 | 第57-65页 |
| 4.4.1 编码器实现架构 | 第57-60页 |
| 4.4.2 编码器实现的分析 | 第60-61页 |
| 4.4.2.1 存储空间需求分析 | 第60页 |
| 4.4.2.2 运算复杂度分析 | 第60-61页 |
| 4.4.3 编码器测试 | 第61-65页 |
| 4.5 LDPC译码器实现架构及功能检测 | 第65-74页 |
| 4.5.1 不同调度算法介绍与比较 | 第65-66页 |
| 4.5.2 译码器实现架构 | 第66-68页 |
| 4.5.3 译码实现的分析 | 第68-70页 |
| 4.5.3.1 存储空间需求分析 | 第68-69页 |
| 4.5.3.2 运算复杂度分析 | 第69-70页 |
| 4.5.4 译码器测试 | 第70-74页 |
| 4.6 编译码器联合测试 | 第74-76页 |
| 4.7 本章小结 | 第76-78页 |
| 第五章 结束语 | 第78-79页 |
| 参考文献 | 第79-81页 |
| 致谢 | 第81-82页 |
| 攻读学位期间发表或已录用的论文 | 第82页 |