| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第7-11页 |
| 1.1 研究背景 | 第7-9页 |
| 1.1.1 FFT加速器研究现状 | 第7-8页 |
| 1.1.2 硬件系统发展简介 | 第8-9页 |
| 1.2 论文创新点 | 第9-10页 |
| 1.3 论文组织 | 第10-11页 |
| 第2章 FFT基本理论 | 第11-22页 |
| 2.1 离散傅立叶变换 | 第11-12页 |
| 2.2 快速傅立叶变换 | 第12-22页 |
| 2.2.1 DIT-FFT分解算法 | 第13-14页 |
| 2.2.2 DIF-FFT分解算法 | 第14-17页 |
| 2.2.3 Cooley-Tukey分解 | 第17-22页 |
| 第3章 浮点FFT处理器的优化策略 | 第22-35页 |
| 3.1 平衡二叉树分解算法 | 第22-25页 |
| 3.2 旋转因子存储优化 | 第25-26页 |
| 3.3 FFT处理器硬件结构 | 第26-30页 |
| 3.3.1 存储器结构FFT处理器 | 第27-28页 |
| 3.3.2 流水线结构FFT处理器 | 第28-30页 |
| 3.4 浮点复数乘法器 | 第30-32页 |
| 3.5 常数乘法器共享策略 | 第32-35页 |
| 第4章 浮点FFT处理器的硬件结构 | 第35-51页 |
| 4.1 顶层架构 | 第35-37页 |
| 4.2 各模块结构设计实现 | 第37-48页 |
| 4.2.1 4点FFT蝶形模块基本结构 | 第37-39页 |
| 4.2.2 8点FFT蝶形模块基本结构 | 第39-40页 |
| 4.2.3 16点FFT蝶形模块基本结构 | 第40页 |
| 4.2.4 级间旋转因子结构 | 第40-43页 |
| 4.2.5 PE计算单元结构 | 第43-44页 |
| 4.2.6 RCCM复常数乘法器模块结构 | 第44-48页 |
| 4.3 结果分析 | 第48-51页 |
| 第5章 FPGA硬件系统 | 第51-63页 |
| 5.1 顶层架构 | 第51-52页 |
| 5.2 基于可靠UDP/IP协议的FPGA端万兆接口 | 第52-58页 |
| 5.2.1 硬件平台 | 第52页 |
| 5.2.2 网络协议 | 第52-54页 |
| 5.2.3 FPGA逻辑模块的设计 | 第54-56页 |
| 5.2.4 系统性能测试 | 第56-58页 |
| 5.2.5 结论 | 第58页 |
| 5.3 DDR3高速存储器 | 第58-63页 |
| 5.3.1 DDR3基本结构 | 第59页 |
| 5.3.2 DDR3控制器结构 | 第59-60页 |
| 5.3.3 接口设计及时序分析 | 第60-62页 |
| 5.3.4 结论 | 第62-63页 |
| 第6章 工作总结与展望 | 第63-64页 |
| 6.1 作总结 | 第63页 |
| 6.2 工作展望 | 第63-64页 |
| 参考文献 | 第64-68页 |
| 硕士学习期间录用和发表的学术论文 | 第68-69页 |
| 致谢 | 第69-70页 |