基于CPLD的SSI协议绝对值编码器设计
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 引言 | 第10-12页 |
| 1 绪论 | 第12-19页 |
| 1.1 选题背景及意义 | 第12-14页 |
| 1.2 国内外研究现状及进展 | 第14-17页 |
| 1.2.1 编码器的研究现状 | 第14-16页 |
| 1.2.2 编码器的发展前景 | 第16-17页 |
| 1.3 课题研究的主要内容 | 第17-18页 |
| 1.4 本章小结 | 第18-19页 |
| 2 系统工作原理 | 第19-24页 |
| 2.1 光栅编码器的概述 | 第19-20页 |
| 2.2 光栅编码器的分类 | 第20-22页 |
| 2.2.1 增量型编码器工作原理 | 第21-22页 |
| 2.2.2 绝对值编码器工作原理 | 第22页 |
| 2.3 SSI协议介绍 | 第22-23页 |
| 2.4 本章小结 | 第23-24页 |
| 3 系统硬件设计 | 第24-35页 |
| 3.1 整体设计方案 | 第24-25页 |
| 3.2 CPLD介绍 | 第25-28页 |
| 3.2.1 CPLD特点 | 第25-27页 |
| 3.2.2 CPLD选型 | 第27-28页 |
| 3.3 系统各部分硬件设计 | 第28-34页 |
| 3.3.1 电源电路设计 | 第28-29页 |
| 3.3.2 时钟电路设计 | 第29-30页 |
| 3.3.3 复位电路设计 | 第30页 |
| 3.3.4 滤波电路设计 | 第30-31页 |
| 3.3.5 JTAG模块设计 | 第31-32页 |
| 3.3.6 SSI输出模块设计 | 第32页 |
| 3.3.7 同步时钟接收电路 | 第32-33页 |
| 3.3.8 数据差分输出电路 | 第33-34页 |
| 3.4 本章小结 | 第34-35页 |
| 4 系统软件设计及仿真 | 第35-50页 |
| 4.1 Verilog HDL硬件语言的应用 | 第35-37页 |
| 4.1.1 简述以及发展史 | 第35-36页 |
| 4.1.2 主要功能和设计流程 | 第36-37页 |
| 4.2 Quartus II软件的介绍 | 第37-40页 |
| 4.2.1 Quartus II简介 | 第37-38页 |
| 4.2.2 Quartus II软件的设计流程 | 第38-40页 |
| 4.3 系统各模块的软件设计 | 第40-49页 |
| 4.3.1 整形滤波模块 | 第40-41页 |
| 4.3.2 倍频鉴相模块 | 第41-45页 |
| 4.3.3 可逆计数模块 | 第45-47页 |
| 4.3.4 数据锁存模块 | 第47页 |
| 4.3.5 SSI输出的软件设计 | 第47-49页 |
| 4.4 本章小结 | 第49-50页 |
| 5 系统测试与验证 | 第50-54页 |
| 5.1 硬件测试 | 第50页 |
| 5.2 软件测试 | 第50-53页 |
| 5.2.1 滤波模块测试 | 第50-51页 |
| 5.2.2 倍频鉴相和计数模块测试 | 第51-52页 |
| 5.2.3 SSI通信接口测试 | 第52-53页 |
| 5.3 本章小结 | 第53-54页 |
| 6 本文总结和展望 | 第54-56页 |
| 6.1 总结 | 第54页 |
| 6.2 展望 | 第54-56页 |
| 参考文献 | 第56-59页 |
| 在学研究成果 | 第59-60页 |
| 致谢 | 第60页 |
