摘要 | 第4-5页 |
Abstract | 第5页 |
第1章 绪论 | 第10-16页 |
1.1 课题背景与意义 | 第10-11页 |
1.2 国内外研究现状 | 第11-13页 |
1.2.1 国外研究现状 | 第11-12页 |
1.2.2 国内研究现状 | 第12-13页 |
1.3 研究内容与设计指标 | 第13-15页 |
1.3.1 研究内容 | 第13-14页 |
1.3.2 设计指标 | 第14-15页 |
1.4 论文组织 | 第15-16页 |
第2章 cache及SRAM设计概述 | 第16-26页 |
2.1 cache基本知识 | 第16-20页 |
2.1.1 存储器的层次结构 | 第16-17页 |
2.1.2 cache存储器的原理 | 第17-19页 |
2.1.3 cache的替换策略 | 第19-20页 |
2.2 SRAM概述 | 第20-25页 |
2.2.1 SRAM的基本结构 | 第20-21页 |
2.2.2 SRAM的存储单元 | 第21-24页 |
2.2.3 SRAM的工作原理 | 第24-25页 |
2.3 本章小结 | 第25-26页 |
第3章 L1指令cache中SRAM的电路设计 | 第26-56页 |
3.1 SRAM存储单元的设计 | 第26-30页 |
3.2 SRAM布局及存储阵列的设计 | 第30-33页 |
3.2.1 Tag SRAM布局及存储阵列的设计 | 第30-31页 |
3.2.2 Status SRAM布局及存储阵列的设计 | 第31-32页 |
3.2.3 Data SRAM布局及存储阵列的设计 | 第32-33页 |
3.3 译码电路的设计 | 第33-37页 |
3.3.1 Data SRAM译码电路的设计 | 第34-36页 |
3.3.2 Tag/Status SRAM译码电路的设计 | 第36-37页 |
3.4 位线预充电路的设计 | 第37-38页 |
3.4.1 预充机制 | 第37-38页 |
3.4.2 预充电路的设计 | 第38页 |
3.5 Tag比较器的设计 | 第38-44页 |
3.5.1 比较器设计技术 | 第38-40页 |
3.5.2 比较器电路的设计 | 第40-44页 |
3.6 灵敏放大器的设计 | 第44-49页 |
3.6.1 电路分析与设计 | 第44-47页 |
3.6.2 模拟结果 | 第47-49页 |
3.7 自定时电路的设计 | 第49-54页 |
3.8 输出判断逻辑电路的设计 | 第54-55页 |
3.9 本章小结 | 第55-56页 |
第4章 L1指令cache中SRAM版图的设计 | 第56-66页 |
4.1 版图设计流程 | 第56页 |
4.2 SRAM版图布局布线策略 | 第56-58页 |
4.3 SRAM结构化版图设计 | 第58-65页 |
4.3.1 存储单元的版图设计 | 第58页 |
4.3.2 译码电路的版图设计 | 第58-61页 |
4.3.3 Tag比较器的版图设计 | 第61-62页 |
4.3.4 灵敏放大器的版图设计 | 第62-63页 |
4.3.5 输出判断逻辑电路的版图设计 | 第63-64页 |
4.3.6 SRAM整体版图效果 | 第64-65页 |
4.4 本章小结 | 第65-66页 |
第5章 验证及结果分析 | 第66-76页 |
5.1 SRAM功能仿真 | 第66-69页 |
5.1.1 Tag SRAM的电路仿真 | 第66-67页 |
5.1.2 Tag SRAM和Status SRAM的整体电路仿真 | 第67-68页 |
5.1.3 Data SRAM的电路仿真 | 第68-69页 |
5.2 SRAM时序仿真 | 第69-72页 |
5.2.1 Tag SRAM的版图仿真 | 第70-71页 |
5.2.2 Tag SRAM和Status SRAM的版图仿真 | 第71页 |
5.2.3 Data SRAM的版图仿真 | 第71-72页 |
5.3 SRAM功耗测试及拉偏仿真 | 第72-75页 |
5.3.1 SRAM功耗测试 | 第72-73页 |
5.3.2 SRAM拉偏仿真 | 第73-75页 |
5.4 本章小结 | 第75-76页 |
第6章 总结与展望 | 第76-78页 |
6.1 总结 | 第76页 |
6.2 展望 | 第76-78页 |
参考文献 | 第78-82页 |
致谢 | 第82-84页 |
攻读硕士学位期间发表的论文 | 第84页 |