基于FPGA的串行通信实现与CRC校验
| 第一章 绪论 | 第1-18页 |
| ·引言 | 第14-15页 |
| ·研究背景与意义 | 第15-16页 |
| ·FPGA／CPLD概述 | 第15-16页 |
| ·论文的研究内容与结构安排 | 第16-18页 |
| 第二章 FPGA特征与HDL语言 | 第18-27页 |
| ·FPGA的结构特征 | 第18-21页 |
| ·可编程逻辑块CLB | 第19-20页 |
| ·输入／输出模块IOB | 第20-21页 |
| ·可编程互连资源IR | 第21页 |
| ·HDL语言 | 第21-26页 |
| ·VHDL语言的特点 | 第22-23页 |
| ·Verilog HDL语言的特点 | 第23-24页 |
| ·两种语言的比较 | 第24-25页 |
| ·Verilog设计法的优点 | 第25-26页 |
| ·FPGA开发流程 | 第26-27页 |
| 第三章 串并行通信协议总体设计与通信协议分析 | 第27-32页 |
| ·异步串行通信协议 | 第27-29页 |
| ·串行通信基本概念 | 第27-28页 |
| ·异步串行通信概念 | 第28-29页 |
| ·并行通信协议分析 | 第29-30页 |
| ·并行通信基本概念 | 第29-30页 |
| ·本课题设计难点 | 第30-32页 |
| 第四章 通用异步收发器(UART)的设计与实现 | 第32-59页 |
| ·FPGA的设计方法及使用软件 | 第32-34页 |
| ·通用异步收发器(UART)的设计与实现 | 第34-41页 |
| ·基本(UART)帧格式 | 第34-35页 |
| ·硬件设计 | 第35-37页 |
| ·功能模块的实现 | 第37-41页 |
| ·FPGA串行通信接口模块的仿真 | 第41-43页 |
| ·FPGA的综合与时序验证 | 第43-47页 |
| ·循环码 | 第47-55页 |
| ·循环码的特点 | 第47-49页 |
| ·循环码的生成多项式和生成矩阵 | 第49-51页 |
| ·循环码的编、译码方法 | 第51-55页 |
| ·CRC校验简介 | 第55-59页 |
| ·CRC码检错的工作原理 | 第55-56页 |
| ·CRC码的电路实现 | 第56-59页 |
| 第五章 结论与展望 | 第59-62页 |
| ·设计结论 | 第59页 |
| ·系统开发的几点体会 | 第59-60页 |
| ·系统模块开发的重要性 | 第59-60页 |
| ·Verilog HDL语言的特殊性 | 第60页 |
| ·器件时延对系统实现的影响 | 第60页 |
| ·EDA技术的前沿发展趋势 | 第60-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-65页 |
| 附录 | 第65-76页 |
| 研究成果及发表的学术论文 | 第76-77页 |
| 硕士研究生学位论文答辩委员会决议书 | 第77-78页 |
