| 摘要 | 第1-5页 |
| ABSTRACT | 第5-10页 |
| 第一章 绪论 | 第10-14页 |
| ·论文研究的背景 | 第10-11页 |
| ·Turbo 码的提出与研究的现状 | 第11-13页 |
| ·Turbo 码的优点 | 第12页 |
| ·Turbo 码的缺点 | 第12页 |
| ·Turbo 码的研究现状 | 第12-13页 |
| ·本文研究的主要工作内容 | 第13-14页 |
| 第二章 差错控制编码理论 | 第14-25页 |
| ·信道编码理论 | 第14-17页 |
| ·差错控制系统和纠错码分类 | 第17-18页 |
| ·卷积码 | 第18-22页 |
| ·级联码和Turbo 码 | 第22-24页 |
| ·本章小结 | 第24-25页 |
| 第三章 Turbo 码的编码 | 第25-32页 |
| ·Turbo 码的编码结构 | 第25-26页 |
| ·Turbo 码编码器件的几个关键问题 | 第26-28页 |
| ·递规系统卷积码 | 第26-27页 |
| ·Turbo 码的删余 | 第27页 |
| ·交织器 | 第27-28页 |
| ·Turbo 码编码的流程 | 第28-30页 |
| ·Turbo 码性能的物理解释 | 第30-31页 |
| ·本章小结 | 第31-32页 |
| 第四章 Turbo 码的译码以及其改进算法 | 第32-44页 |
| ·软输入软输出译码 | 第33页 |
| ·最大后验概率译码（MAP 译码） | 第33-34页 |
| ·Turbo 码译码器的结构 | 第34-35页 |
| ·MAP 算法的推导 | 第35-40页 |
| ·Log-MAP 算法 | 第40-42页 |
| ·MAX-Log-MAP 算法 | 第42页 |
| ·三种译码方法在 C 语言下的仿真 | 第42-43页 |
| ·本章小结 | 第43-44页 |
| 第五章 Turbo 性能分析以及其软件仿真 | 第44-51页 |
| ·交织器对译码性能的影响 | 第44-48页 |
| ·行列交织器 | 第45页 |
| ·确定性线性交织器 | 第45-46页 |
| ·伪随机交织器 | 第46-47页 |
| ·以上三种交织器性能的对比 | 第47页 |
| ·交织器的选择 | 第47-48页 |
| ·信噪比对译码性能的影响 | 第48页 |
| ·迭代次数对Turbo 码性能的影响 | 第48-49页 |
| ·交织器长度（帧长）对译码性能的影响 | 第49-50页 |
| ·本章小结 | 第50-51页 |
| 第六章 Turbo 码编译码器的 FPGA 硬件实现方法 | 第51-65页 |
| ·FPGA 硬件设计环境和设计流程 | 第51-53页 |
| ·设计输入 | 第51-52页 |
| ·综合过程 | 第52页 |
| ·适配器 | 第52页 |
| ·时序仿真与功能仿真 | 第52页 |
| ·编程下载 | 第52页 |
| ·硬件测试 | 第52-53页 |
| ·Turbo 编码器的硬件实现方法 | 第53-55页 |
| ·译码算法的选择 | 第53页 |
| ·译码中量化的问题 | 第53-55页 |
| ·Turbo 编码器的硬件实现 | 第55-58页 |
| ·Turbo 编码器的硬件结构 | 第55-56页 |
| ·交织器的硬件实现方法 | 第56-57页 |
| ·同步处理 | 第57-58页 |
| ·Turbo 码编码器的 Verilog 仿真 | 第58页 |
| ·Turbo 译码器的硬件实现方法 | 第58-63页 |
| ·分支度量计算模块的硬件实现方法 | 第60-61页 |
| ·α和β模块的硬件实现 | 第61-62页 |
| ·LLR 的硬件实现方法 | 第62-63页 |
| ·本章小结 | 第63-65页 |
| 第七章 Turbo 码译码器的仿真结果分析 | 第65-67页 |
| ·Turbo 编译码器系统仿真 | 第65页 |
| ·仿真结果分析 | 第65-67页 |
| 结论 | 第67-71页 |
| 致谢 | 第71-73页 |
| 附录 Turbo 码编译码器 MAP 算法 C 语言仿真程序 | 第73-80页 |