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32位嵌入式CPU的超深亚微米物理实现与验证

第1章 绪论第1-22页
 1.1 引言第14页
 1.2 当前集成电路发展遇到的挑战第14-20页
  1.2.1 连线决定芯片的性能第15页
  1.2.2 信号完整性和IR-drop对时序的影响第15-16页
  1.2.3 时序收敛问题第16-18页
  1.2.4 新工艺对布线的影响第18页
  1.2.5 物理验证受到的影响第18-20页
 1.3 本文研究的主要内容和结构安排第20-22页
第2章 超深亚微米物理实现和验证流程第22-33页
 2.1 流程简介第22-24页
 2.2 逻辑综合(logical synthesis)第24-26页
 2.3 硅虚拟原型设计(Sillcon virtual prototyping)第26-27页
 2.4 布局(floorplan)第27-29页
 2.5 模块和顶层实现(place&route)第29-30页
 2.6 验证第30-32页
 2.7 本章小结第32-33页
第3章 CK510嵌入式32位CPU总体结构与物理实现的技术路线第33-41页
 3.1 CK510总体结构和性能指标第33-37页
 3.2 物理实现工艺的选择第37-38页
 3.3 0.18 um工艺对物理实现的影响第38-39页
 3.4 CK510物理实现的关键技术第39-40页
  3.4.1 物理综合第39页
  3.4.2 门控时钟(clock-gating)第39-40页
  3.4.3 IR-drop、SI、EM对设计的影响第40页
  3.4.4 极短的turn-around时间第40页
 3.5 本章小结第40-41页
第4章 CK510嵌入式32位 CPU物理实现和验证第41-60页
 4.1 层次(hierarchical)法和展平(flatten)法的选择第41-43页
 4.2 CK510的综合(synthesis)和布局(floorplan)第43-47页
 4.3 门控时钟技术(clock gating)第47-50页
  4.3.1 门控时钟技术分析第47-48页
  4.3.2 CK510的门控时钟实现第48-50页
 4.4 布线(routing)第50-55页
  4.4.1 信号串扰(signal Integrity)第50-53页
  4.4.2 天线效应(Antenna Effect)第53-54页
  4.4.3 CK510的布线(routing)第54-55页
 4.5 时序验证第55-56页
 4.6 Crosstalk验证第56-57页
 4.7 IR-drop验证第57-58页
 4.8 CK510流片结果第58-59页
 4.9 本章小结第59-60页
第5章 电源网格 IR-drop分析第60-74页
 5.1 IR-drop的产生第61页
 5.2 传统的IR-drop分析方法第61-64页
  5.2.1 静态分析法第62-63页
  5.2.2 动态分析法第63-64页
 5.3 基于遗传算法的VDSM IC电源网格动态 IR-drop分析新方法.第64-73页
  5.3.1 遗传算法第64-67页
  5.3.2 适应函数计算第67-68页
  5.3.3 实验过程和实验结果第68-73页
 5.4 本章小结第73-74页
第6章 纳米级标准单元可制造性设计第74-94页
 6.1 亚100nm标准单元“可制造性”概念的引入第76-78页
 6.2 考虑可制造性的纳米级标准单元设计和验证流程第78-80页
 6.3 纳米级工艺条件下特定几何结构设计方案第80-88页
  6.3.1 90°有源区对MOS管线端的影响第80-82页
  6.3.2 Jogged Gate Matrix(JOGM)结构在纳米工艺下的应用第82-84页
  6.3.3 平行 MOS管结构受纳米工艺的影响第84-86页
  6.3.4 End-Line结构对纳米工艺标准单元的影响第86-88页
 6.4 实际标准单元库设计和验证第88-92页
 6.5 本章小结第92-94页
第7章 总结与展望第94-97页
 7.1 论文总结第94-95页
 7.2 展望第95-97页
参考文献第97-103页

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