| 第一章 引言 | 第1-13页 |
| 1．1 数字复接技术的发展 | 第7-10页 |
| 1．2 复接技术的研究现状 | 第10-13页 |
| 第二章 数字通信及复接原理 | 第13-27页 |
| 2．1 数字通信的基本概念 | 第13-17页 |
| 2．1．1 数字通信系统的主要优缺点 | 第14-15页 |
| 2．1．2 通信系统的性能度量 | 第15-17页 |
| 2．2 数字复接基本概念 | 第17-19页 |
| 2．3 PDH的复接原理 | 第19-24页 |
| 2．3．1 正码速调整 | 第19-23页 |
| 2．3．2 正／负码速调整 | 第23-24页 |
| 2．3．3 正／零／负码速调整 | 第24页 |
| 2．4 本系统简介 | 第24-27页 |
| 第三章 数字复接的FPGA实现 | 第27-40页 |
| 3．1 线路码 | 第27-28页 |
| 3．2 2．048M接口单元的实现 | 第28-33页 |
| 3．2．1 HDB3码编译码的实现 | 第28-31页 |
| 3．2．2 时钟提取及时钟平滑的原理 | 第31-33页 |
| 3．3 数字复接系统的FPGA设计 | 第33-40页 |
| 3．3．1 FPGA的简介 | 第33-36页 |
| 3．3．2 Xilinx的设计流程 | 第36-38页 |
| 3．3．3 数字复接系统的设计考虑 | 第38-40页 |
| 第四章 抖动的分析 | 第40-48页 |
| 4．1 抖动的产生及分类 | 第40-41页 |
| 4．2 复接抖动分析 | 第41-43页 |
| 4．3 锁相环的相位抖动分析 | 第43-48页 |
| 4．3．1 锁相环参数的选择 | 第44-45页 |
| 4．3．2 模拟锁相环相位噪声与数字电路的相位抖动之间的关系 | 第45-46页 |
| 4．3．3 锁相环相位抖动均方根值的计算 | 第46-48页 |
| 第五章 系统的调试 | 第48-63页 |
| 5．1 复接部分的调试 | 第48-53页 |
| 5．1．1 扣除了信息码的缺口时钟CPMT以及CIT、VIT的产生 | 第49-51页 |
| 5．1．2 帧同步码的插入 | 第51页 |
| 5．1．3 相位比较 | 第51-53页 |
| 5．2 分接部分的调试 | 第53-56页 |
| 5．3 HDB3编译码电路的调试 | 第56-57页 |
| 5．4 本系统的误码抖动测试 | 第57-63页 |
| 第六章 总结 | 第63-64页 |
| 致谢 | 第64-65页 |
| 参考文献 | 第65-67页 |
| 个人简历 | 第67页 |