FPGA静态时序分析中单元时序建模研究
| 摘要 | 第4-6页 |
| abstract | 第6-7页 |
| 第1章 绪论 | 第10-17页 |
| 1.1 课题来源 | 第10页 |
| 1.2 课题的研究背景与意义 | 第10-11页 |
| 1.3 国内外研究现状 | 第11-14页 |
| 1.4 本文主要研究工作与组织结构 | 第14-17页 |
| 1.4.1 主要研究工作 | 第14-15页 |
| 1.4.2 论文的组织结构 | 第15-17页 |
| 第2章 FPGA单元时序建模 | 第17-32页 |
| 2.1 FPGA的基本结构 | 第17-18页 |
| 2.2 Liberty 格式单元时序建模 | 第18-22页 |
| 2.3 基于FPGA单元配置的单元时序建模 | 第22-24页 |
| 2.4 单元时序描述 | 第24-30页 |
| 2.5 本章小结 | 第30-32页 |
| 第3章 FPGA静态时序分析 | 第32-62页 |
| 3.1 时序分析术语和基本概念 | 第32-37页 |
| 3.2 静态时序分析原理 | 第37-40页 |
| 3.3 EDA软件开发流程 | 第40-43页 |
| 3.4 静态时序分析算法实现 | 第43-61页 |
| 3.4.1 建立时序图 | 第44-47页 |
| 3.4.2 标注时序约束 | 第47-48页 |
| 3.4.3 标注单元延时 | 第48-50页 |
| 3.4.4 标注互连线延时 | 第50页 |
| 3.4.5 Setup分析 | 第50-57页 |
| 3.4.6 Hold分析 | 第57-59页 |
| 3.4.7 找出关键路径并做时序报告 | 第59-61页 |
| 3.5 本章小结 | 第61-62页 |
| 第4章 测试结果分析 | 第62-76页 |
| 4.1 静态时序分析精度分析 | 第62-66页 |
| 4.2 EDA软件测试 | 第66-68页 |
| 4.3 静态时序分析测试 | 第68-75页 |
| 4.3.1 静态时序分析功能测试 | 第69-72页 |
| 4.3.2 静态时序分析性能测试 | 第72-75页 |
| 4.4 本章小结 | 第75-76页 |
| 第5章 总结与展望 | 第76-78页 |
| 5.1 全文工作总结 | 第76-77页 |
| 5.2 未来工作展望 | 第77-78页 |
| 致谢 | 第78-79页 |
| 参考文献 | 第79-82页 |
| 攻读硕士学位期间的科研成果 | 第82页 |
