| 摘要 | 第9-10页 |
| ABSTRACT | 第10页 |
| 第一章 绪论 | 第11-17页 |
| 1.1 研究背景 | 第11-13页 |
| 1.2 SDN交换机计数器实现的挑战 | 第13-15页 |
| 1.3 主要工作和创新点 | 第15页 |
| 1.4 本文的组织结构 | 第15-17页 |
| 第二章 相关研究 | 第17-24页 |
| 2.1 高性能计数器实现技术 | 第17-20页 |
| 2.1.1 基于SRAM的实现技术 | 第17-19页 |
| 2.1.2 基于DRAM的实现技术 | 第19页 |
| 2.1.3 基于SRAM和DRAM混合架构实现技术 | 第19-20页 |
| 2.2 软件定义计数器 | 第20-22页 |
| 2.3 软件定义硬件计数器 | 第22-23页 |
| 2.4 本章小结 | 第23-24页 |
| 第三章 SDN计数器的实现模型HCC | 第24-32页 |
| 3.1 HCC实现模型 | 第24-26页 |
| 3.1.1 HCC的设计思想 | 第24-25页 |
| 3.1.2 HCC模型的组成 | 第25-26页 |
| 3.2 HCC工作原理 | 第26-29页 |
| 3.2.1 HCC管理 | 第27页 |
| 3.2.2 HCC引擎 | 第27-29页 |
| 3.3 HCC处理流程 | 第29-31页 |
| 3.3.1 添加计数器 | 第30页 |
| 3.3.2 删除计数器 | 第30页 |
| 3.3.3 更新计数器 | 第30页 |
| 3.3.4 读计数器 | 第30-31页 |
| 3.4 本章小结 | 第31-32页 |
| 第四章 HCC的性能分析 | 第32-39页 |
| 4.1 触发计数分类 | 第32-34页 |
| 4.1.1 控制触发计数 | 第32-33页 |
| 4.1.2 分组触发计数 | 第33页 |
| 4.1.3 分组触发计数比 | 第33-34页 |
| 4.2 HCC的性能分析模型 | 第34-36页 |
| 4.2.1 参数定义 | 第34-35页 |
| 4.2.2 性能分析 | 第35-36页 |
| 4.3 HCC的实现性能评估 | 第36-37页 |
| 4.3.1 性能评估方法 | 第36-37页 |
| 4.3.2 评估结果 | 第37页 |
| 4.4 本章小结 | 第37-39页 |
| 第五章 HCC实现与验证 | 第39-52页 |
| 5.1 实验平台介绍 | 第39-40页 |
| 5.1.1 FAST平台简介 | 第39-40页 |
| 5.1.2 OpenFlow流水线 | 第40页 |
| 5.2 HCC原型实现 | 第40-49页 |
| 5.2.1 硬件部分实现 | 第41-47页 |
| 5.2.2 软件部分实现 | 第47-48页 |
| 5.2.3 HCC原型资源消耗 | 第48-49页 |
| 5.3 HCC原型的应用 | 第49-51页 |
| 5.4 本章小结 | 第51-52页 |
| 第六章 结束语 | 第52-54页 |
| 6.1 本文总结 | 第52-53页 |
| 6.2 工作展望 | 第53-54页 |
| 致谢 | 第54-55页 |
| 参考文献 | 第55-58页 |
| 作者在学期间取得的学术成果 | 第58页 |