| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第7-11页 |
| 1.1 研究背景及意义 | 第7-8页 |
| 1.2 国内外发展现状 | 第8-9页 |
| 1.2.1 多核 DSP 的发展现状 | 第8页 |
| 1.2.2 雷达信号处理平台发展概况 | 第8-9页 |
| 1.3 论文的主要工作及章节安排 | 第9-11页 |
| 第二章 系统总体设计方案 | 第11-21页 |
| 2.1 系统需求分析 | 第11-12页 |
| 2.2 DSP 芯片选型 | 第12-15页 |
| 2.3 FPGA 芯片选型 | 第15-17页 |
| 2.4 VPX 标准总线平台 | 第17-19页 |
| 2.5 信号处理平台的设计方案 | 第19-20页 |
| 2.6 本章小结 | 第20-21页 |
| 第三章 信号处理平台的硬件设计 | 第21-41页 |
| 3.1 电源设计 | 第21-30页 |
| 3.1.1 平台功耗分析 | 第21-23页 |
| 3.1.2 平台电源设计方案 | 第23-28页 |
| 3.1.3 平台电源的上电顺序 | 第28-30页 |
| 3.2 时钟设计 | 第30-32页 |
| 3.2.1 平台时钟需求分析 | 第30页 |
| 3.2.2 CDCM6208 时钟芯片介绍 | 第30-31页 |
| 3.2.3 时钟设计方案 | 第31-32页 |
| 3.3 主处理器的外围设备设计 | 第32-37页 |
| 3.3.1 FPGA 的配置模式设计 | 第32-33页 |
| 3.3.2 DSP 的外围存储器设计 | 第33-36页 |
| 3.3.3 四片 DSP 的 JTAG 接口设计 | 第36-37页 |
| 3.4 高速 PCB 设计 | 第37-40页 |
| 3.4.1 信号完整性设计 | 第37-39页 |
| 3.4.2 叠层设计 | 第39-40页 |
| 3.5 本章小结 | 第40-41页 |
| 第四章 高速数据传输模块的设计与实现 | 第41-57页 |
| 4.1 SRIO 模块设计与实现 | 第41-46页 |
| 4.1.1 基于 DSP 的 SRIO 模块 | 第41-43页 |
| 4.1.2 基于 FPGA 的 SRIO 模块 | 第43-45页 |
| 4.1.3 平台的 SRIO 互联设计及实现 | 第45-46页 |
| 4.2 PCIe 模块设计与实现 | 第46-50页 |
| 4.2.1 基于 DSP 的 PCIe 模块 | 第47-48页 |
| 4.2.2 平台的 PCIe 互联设计及实现 | 第48-50页 |
| 4.3 Hyperlink 模块设计与实现 | 第50-53页 |
| 4.3.1 基于 DSP 的 Hyperlink 模块 | 第50-52页 |
| 4.3.2 平台的 Hyperlink 互联设计及实现 | 第52-53页 |
| 4.4 千兆以太网模块设计与实现 | 第53-56页 |
| 4.4.1 基于 DSP 的网络协处理器模块 | 第53-54页 |
| 4.4.2 平台的千兆以太网接口设计及实现 | 第54-56页 |
| 4.5 本章小结 | 第56-57页 |
| 第五章 多核 DSP 的程序引导加载实现 | 第57-67页 |
| 5.1 C66x 系列 bootloader 介绍 | 第57-58页 |
| 5.2 SPI boot 模式 | 第58-61页 |
| 5.3 二次引导加载模式 | 第61-63页 |
| 5.4 多核引导加载 | 第63-65页 |
| 5.5 本章小结 | 第65-67页 |
| 第六章 结束语 | 第67-69页 |
| 致谢 | 第69-71页 |
| 参考文献 | 第71-73页 |
| 研究成果 | 第73-74页 |
