摘要 | 第5-7页 |
ABSTRACT | 第7-8页 |
第一章 绪论 | 第12-16页 |
1.1 导航系统发展概述 | 第12-13页 |
1.2 北斗导航抗干扰技术的研究意义及研究现状 | 第13-14页 |
1.3 论文工作及内容安排 | 第14-16页 |
第二章 自适应抗干扰算法原理及仿真分析 | 第16-25页 |
2.1 自适应抗干扰算法基本原理 | 第16-19页 |
2.1.1 空时抗干扰技术 | 第16-18页 |
2.1.2 功率倒置算法 | 第18-19页 |
2.2 抗干扰算法对比及结构性能分析 | 第19-24页 |
2.2.1 接收天线阵列模型 | 第19-21页 |
2.2.2 抗干扰算法仿真对比 | 第21-24页 |
2.3 本章小结 | 第24-25页 |
第三章 系统数字硬件平台设计与实现 | 第25-54页 |
3.1 系统总体结构 | 第25-26页 |
3.2 射频前端简介 | 第26页 |
3.3 ADC电路设计 | 第26-32页 |
3.3.1 ADC采样频率及中频频谱分析 | 第26-28页 |
3.3.2 ADC分辨率的分析与选择 | 第28-29页 |
3.3.3 ADC芯片的选择 | 第29-30页 |
3.3.4 ADC电路设计 | 第30-32页 |
3.4 DAC电路设计 | 第32-35页 |
3.4.1 DAC采样率选择 | 第32-33页 |
3.4.2 DAC芯片选择 | 第33页 |
3.4.3 DAC电路设计 | 第33-35页 |
3.5 FPGA电路设计 | 第35-41页 |
3.5.1 FPGA芯片选型 | 第35-38页 |
3.5.2 FPGA芯片介绍 | 第38页 |
3.5.3 FPGA时钟电源及IO口设计 | 第38-39页 |
3.5.4 FPGA配置电路设计 | 第39-41页 |
3.6 DSP电路设计 | 第41-47页 |
3.6.1 DSP芯片选型 | 第41-42页 |
3.6.2 DSP芯片介绍 | 第42页 |
3.6.3 DSP配置电路设计 | 第42-45页 |
3.6.4 DDR2电路设计 | 第45页 |
3.6.5 DSP与FPGA通信接口设计 | 第45-47页 |
3.7 时钟设计 | 第47-50页 |
3.7.1 时钟方案设计 | 第47-48页 |
3.7.2 时钟电路设计 | 第48-50页 |
3.8 电源设计 | 第50-53页 |
3.8.1 系统功耗分析 | 第51-52页 |
3.8.2 电源方案设计 | 第52-53页 |
3.9 本章小结 | 第53-54页 |
第四章 自适应抗干扰算法硬件实现 | 第54-72页 |
4.1 自适应算法实现结构 | 第54页 |
4.2 数据预处理模块实现 | 第54-60页 |
4.2.1 带通滤波器设计 | 第55页 |
4.2.2 Hilbert变换器设计 | 第55-60页 |
4.3 自相关矩阵和互相关向量计算模块实现 | 第60-64页 |
4.3.1 空时自相关矩阵性质 | 第60-61页 |
4.3.2 相关运算模块实现 | 第61-64页 |
4.4 FPGA和DSP的数据传输实现 | 第64-67页 |
4.4.1 FPGA至DSP数据传输实现 | 第64-65页 |
4.4.2 DSP至FPGA数据接收实现 | 第65-67页 |
4.5 基于cholesky分解的方程组求解模块实现 | 第67-70页 |
4.6 滤波模块实现 | 第70-71页 |
4.7 本章小结 | 第71-72页 |
第五章 北斗导航抗干扰系统测试及外场实验 | 第72-85页 |
5.1 系统测试平台及外场实验平台介绍 | 第72-74页 |
5.1.1 系统测试平台介绍 | 第72-73页 |
5.1.2 外场实验平台介绍 | 第73-74页 |
5.2 硬件平台测试 | 第74-79页 |
5.2.1 AD电路测试 | 第75-76页 |
5.2.2 DA电路测试 | 第76页 |
5.2.3 UPP通信接口测试 | 第76-77页 |
5.2.4 DDR2测试 | 第77-78页 |
5.2.5 NOR-FLASH测试 | 第78-79页 |
5.3 外场实验测试 | 第79-84页 |
5.3.1 单宽带干扰抗干扰结果 | 第80-82页 |
5.3.2 三宽带干扰抗干扰结果 | 第82-84页 |
5.4 本章小结 | 第84-85页 |
第六章 总结与展望 | 第85-87页 |
6.1 本文总结 | 第85页 |
6.2 今后工作的展望 | 第85-87页 |
致谢 | 第87-88页 |
参考文献 | 第88-91页 |
攻硕期间取得的研究成果 | 第91-92页 |