| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 选题背景及意义 | 第9页 |
| 1.2 串行总线技术的主要特点与研究现状 | 第9-10页 |
| 1.3 本课题的研究内容及主要工作 | 第10页 |
| 1.4 本论文的结构及主要内容安排 | 第10-13页 |
| 第二章 系统总体方案介绍与设计 | 第13-27页 |
| 2.1 数字荧光示波器简介 | 第13-14页 |
| 2.2 示波器项目总体设计方案 | 第14-15页 |
| 2.3 串行总线信号解码与触发模块总体设计 | 第15-20页 |
| 2.3.0 需求分析 | 第15-16页 |
| 2.3.1 主要功能指标 | 第16-17页 |
| 2.3.2 模块总体框图 | 第17-18页 |
| 2.3.3 模块整体工作流程 | 第18-20页 |
| 2.4 FPGA技术介绍 | 第20-25页 |
| 2.4.1 FPGA技术简介 | 第21-22页 |
| 2.4.2 FPGA的设计流程 | 第22-24页 |
| 2.4.3 Xilinx FPGA Kintex-7芯片简介 | 第24-25页 |
| 2.5 本章小结 | 第25-27页 |
| 第三章 串行总线解码模块的设计与实现 | 第27-53页 |
| 3.1 解码参数寄存模块的FPGA实现 | 第27-28页 |
| 3.2 CAN总线解码模块的FPGA实现 | 第28-41页 |
| 3.2.1 CAN总线协议简介 | 第28-33页 |
| 3.2.2 模块总体框图 | 第33-34页 |
| 3.2.3 解码工作流程 | 第34-35页 |
| 3.2.4 相位转换设计 | 第35-36页 |
| 3.2.5 位定时设计 | 第36-37页 |
| 3.2.6 采样抽点设计 | 第37页 |
| 3.2.7 同步设计 | 第37-39页 |
| 3.2.8 位填充编码过滤设计 | 第39页 |
| 3.2.9 总线出错解码 | 第39-41页 |
| 3.3 LIN总线解码模块的FPGA实现 | 第41-49页 |
| 3.3.1 LIN总线协议简介 | 第41-46页 |
| 3.3.2 解码工作流程 | 第46-47页 |
| 3.3.3 采样解码时钟设计 | 第47页 |
| 3.3.4 帧头字段解码设计 | 第47-48页 |
| 3.3.5 应答字段解码设计 | 第48-49页 |
| 3.4 解码标签生成模块的FPGA实现 | 第49-50页 |
| 3.5 解码数据存储与传输模块的FPGA实现 | 第50-51页 |
| 3.6 本章小结 | 第51-53页 |
| 第四章 串行总线触发模块的设计与实现 | 第53-63页 |
| 4.1 示波器触发技术原理 | 第53-55页 |
| 4.1.1 触发的定义与作用 | 第53页 |
| 4.1.2 触发的基本概念 | 第53-55页 |
| 4.1.3 串行总线触发系统的工作原理 | 第55页 |
| 4.2 示波器触发采集模块的设计与实现 | 第55-57页 |
| 4.3 串行总线触发模块的设计与实现 | 第57-61页 |
| 4.3.1 用户设置的触发条件 | 第58页 |
| 4.3.2 触发判别比较设计 | 第58-59页 |
| 4.3.3 触发模块组成结构 | 第59-60页 |
| 4.3.4 触发模块工作流程 | 第60-61页 |
| 4.4 本章小结 | 第61-63页 |
| 第五章 系统调试与验证 | 第63-79页 |
| 5.1 模块调试中遇到的主要问题与解决办法 | 第64-65页 |
| 5.1.1 跨时钟域处理问题 | 第64页 |
| 5.1.2 组合逻辑与时序逻辑问题 | 第64-65页 |
| 5.1.3 异步串行总线位时序同步问题 | 第65页 |
| 5.2 CAN总线解码与触发的测试与验证 | 第65-73页 |
| 5.3 LIN总线解码与触发的测试与验证 | 第73-77页 |
| 5.4 本章小结 | 第77-79页 |
| 第六章 总结与展望 | 第79-81页 |
| 6.1 总结 | 第79页 |
| 6.2 展望 | 第79-81页 |
| 致谢 | 第81-83页 |
| 参考文献 | 第83-85页 |