| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-17页 |
| 第一章 绪论 | 第17-21页 |
| 1.1 研究背景 | 第17-18页 |
| 1.2 研究意义及主要工作 | 第18-19页 |
| 1.3 本文的研究内容 | 第19-21页 |
| 第二章 DDR2 SDRAM控制器及CoreConnect总线 | 第21-39页 |
| 2.1 DDR SDRAM技术的发展 | 第21-23页 |
| 2.2 DDR2 SDRAM存储器简介 | 第23-31页 |
| 2.2.1 DDR2 SDRAM基本结构 | 第23-25页 |
| 2.2.2 DDR2 SDRAM基本特征 | 第25-26页 |
| 2.2.3 DDR2 SDRAM工作原理 | 第26-31页 |
| 2.3 CoreConnect总线 | 第31-37页 |
| 2.3.1 PLB总线协议规范 | 第33-35页 |
| 2.3.2 OPB总线协议规范 | 第35-36页 |
| 2.3.3 DCR总线协议规范 | 第36-37页 |
| 2.4 本章小结 | 第37-39页 |
| 第三章 DDR2 SDRAM控制器设计 | 第39-69页 |
| 3.1 DDR2 SDRAM控制器设计流程 | 第39-40页 |
| 3.2 功能概述 | 第40-43页 |
| 3.2.1 功能简介 | 第40页 |
| 3.2.2 特征描述 | 第40-42页 |
| 3.2.3 系统应用 | 第42页 |
| 3.2.4 功能框图 | 第42-43页 |
| 3.3 DDR2 SDRAM控制器详细设计 | 第43-66页 |
| 3.3.1 双PLB从接口 | 第43-49页 |
| 3.3.2 PLB从接口模块 | 第49-56页 |
| 3.3.3 DCR寄存器配置接口模块 | 第56页 |
| 3.3.4 DDR2控制模块 | 第56-65页 |
| 3.3.5 时钟复位模块 | 第65页 |
| 3.3.6 DDR2 SDRAM写数据通道 | 第65-66页 |
| 3.3.7 DDR2 SDRAM读数据通道 | 第66页 |
| 3.3.8 DDRL互连模块 | 第66页 |
| 3.4 寄存器配置及初始化 | 第66-68页 |
| 3.4.1 设备配置 | 第66页 |
| 3.4.2 上电复位后的初始化配置 | 第66-67页 |
| 3.4.3 初始化配置后再配置 | 第67页 |
| 3.4.4 DDR2 SDRAM初始化 | 第67-68页 |
| 3.5 本章小结 | 第68-69页 |
| 第四章 仿真验证 | 第69-99页 |
| 4.1 功能验证介绍 | 第69-76页 |
| 4.1.2 IP/模块级验证 | 第71-72页 |
| 4.1.3 软硬协同验证 | 第72-76页 |
| 4.2 验证流程 | 第76-77页 |
| 4.3 验证环境及验证平台 | 第77-79页 |
| 4.3.1 验证环境 | 第77页 |
| 4.3.2 验证平台搭建 | 第77-78页 |
| 4.3.3 验证方法 | 第78页 |
| 4.3.4 验证文件结构 | 第78-79页 |
| 4.4 功能模型实现 | 第79-80页 |
| 4.4.1 PLB功能模型 | 第79-80页 |
| 4.4.2 DCR功能模型 | 第80页 |
| 4.5 验证方案 | 第80-82页 |
| 4.5.1 验证项策划 | 第80-81页 |
| 4.5.2 验证步骤 | 第81-82页 |
| 4.6 典型验证用例分析 | 第82-94页 |
| 4.6.1 寄存器复位验证 | 第82-83页 |
| 4.6.2 寄存器读写验证 | 第83页 |
| 4.6.3 初始化 | 第83-84页 |
| 4.6.4 单拍传输 | 第84-86页 |
| 4.6.5 4字line传输 | 第86-88页 |
| 4.6.6 双字BURST | 第88-91页 |
| 4.6.7 四字BURST传输 | 第91-93页 |
| 4.6.8 大量数据读写对比验证 | 第93-94页 |
| 4.7 仿真的覆盖率 | 第94-97页 |
| 4.8 本章小结 | 第97-99页 |
| 第五章 总结与期望 | 第99-101页 |
| 参考文献 | 第101-103页 |
| 致谢 | 第103-105页 |
| 作者简介 | 第105-106页 |