FPGA内数字时钟管理模块的研究与设计
| 摘要 | 第1-4页 |
| Abstract | 第4-5页 |
| 目录 | 第5-7页 |
| 第一章 绪论 | 第7-13页 |
| ·FPGA 概述 | 第7-9页 |
| ·FPGA 发展现状 | 第7页 |
| ·FPGA 基本原理 | 第7-9页 |
| ·FPGA 时钟管理概述 | 第9-10页 |
| ·DLL 的应用 | 第10-11页 |
| ·论文结构安排 | 第11-13页 |
| 第二章 DCM 相关理论基础 | 第13-29页 |
| ·DCM 基本功能 | 第13-15页 |
| ·时钟偏斜和时钟抖动 | 第15-17页 |
| ·时钟偏斜 | 第15-17页 |
| ·时钟抖动 | 第17页 |
| ·锁相环基本原理 | 第17-23页 |
| ·鉴相器 | 第18-20页 |
| ·环路滤波器 | 第20-21页 |
| ·压控振荡器 | 第21-22页 |
| ·二阶 PLL 的系统分析 | 第22-23页 |
| ·延迟锁相环 | 第23-27页 |
| ·数字延迟线 | 第24-26页 |
| ·单位延迟单元 | 第26-27页 |
| ·本章小结 | 第27-29页 |
| 第三章 数字时钟管理模块架构设计 | 第29-39页 |
| ·DLL 结构讨论 | 第29-31页 |
| ·分辨率的提高 | 第29-30页 |
| ·减小锁定时间 | 第30页 |
| ·锁定范围改善 | 第30-31页 |
| ·减小抖动 | 第31页 |
| ·DLL 设计难点 | 第31-32页 |
| ·性能测评 | 第31-32页 |
| ·DLL 设计参数 | 第32页 |
| ·DCM 架构设计 | 第32-37页 |
| ·全数字延迟锁相环原理 | 第32-35页 |
| ·DCM 系统架构设计 | 第35-37页 |
| ·本章小结 | 第37-39页 |
| 第四章 DCM 模块电路设计 | 第39-59页 |
| ·全数字延迟锁相环架构 | 第39页 |
| ·可调延迟线设计 | 第39-42页 |
| ·延迟线电路 | 第39-41页 |
| ·基本延迟单元 | 第41-42页 |
| ·鉴相器设计 | 第42-43页 |
| ·数字相移器 | 第43-45页 |
| ·数字频率综合器 | 第45-55页 |
| ·数字可变振荡器 | 第46-49页 |
| ·时钟输出电路 | 第49-50页 |
| ·时钟分频器 | 第50-51页 |
| ·初始化电路 | 第51-52页 |
| ·延迟微调控制器 | 第52-55页 |
| ·DCM 电路仿真 | 第55-58页 |
| ·本章小结 | 第58-59页 |
| 第五章 整体电路仿真与分析 | 第59-67页 |
| ·仿真波形和结果分析 | 第59-61页 |
| ·性能测试分析 | 第61-66页 |
| ·机台测试结果 | 第61-64页 |
| ·DCM 性能总结和版图 | 第64-66页 |
| ·本章小结 | 第66-67页 |
| 第六章 总结和展望 | 第67-69页 |
| 致谢 | 第69-71页 |
| 参考文献 | 第71-75页 |
