| 目录 | 第1-10页 |
| 摘要 | 第10-11页 |
| Abstract | 第11-12页 |
| 第一章 绪论 | 第12-20页 |
| ·研究背景 | 第12-18页 |
| ·“存储墙”问题日益突出 | 第12-13页 |
| ·内存控制器研究现状 | 第13-15页 |
| ·FPGA 发展现状 | 第15-18页 |
| ·研究意义 | 第18页 |
| ·论文结构 | 第18-20页 |
| 第二章 DDR3 SDRAM 内存介绍 | 第20-34页 |
| ·DDR3 SDRAM 结构 | 第20-22页 |
| ·DRAM 存储器结构和工作原理 | 第20-21页 |
| ·DDR3 SDRAM 结构 | 第21-22页 |
| ·DDR3 SDRAM 技术特征 | 第22-25页 |
| ·DDR SDRAM 存储器的发展 | 第22-23页 |
| ·DDR3 SDRAM 新特性 | 第23-24页 |
| ·DDR3 低功耗设计技术 | 第24-25页 |
| ·DDR3 命令分析 | 第25-28页 |
| ·DDR3 SDRAM 工作过程 | 第28-33页 |
| ·上电和初始化 | 第28-29页 |
| ·状态转换 | 第29-30页 |
| ·DDR3 SDRAM 读写时序 | 第30-33页 |
| ·小结 | 第33-34页 |
| 第三章 DDR3 控制器的设计 | 第34-56页 |
| ·DDR3 控制器结构模型及开发流程 | 第34-38页 |
| ·DDR3 控制器设计功能分析 | 第34-36页 |
| ·DDR3 控制器整体架构 | 第36-37页 |
| ·控制器开发流程 | 第37-38页 |
| ·传输层的模块设计 | 第38-47页 |
| ·地址与指令译码模块 | 第39页 |
| ·主状态机模块 | 第39-41页 |
| ·计数器模块 | 第41-42页 |
| ·写数据通路模块 | 第42页 |
| ·读数据通路模块 | 第42-43页 |
| ·写入数据 FIFO 模块 | 第43页 |
| ·指令队列模块 | 第43-44页 |
| ·Bank 管理模块 | 第44-45页 |
| ·ODT 生成模块 | 第45页 |
| ·ECC 模块 | 第45-47页 |
| ·物理层的模块设计 | 第47-52页 |
| ·写数据通路模块 | 第47-48页 |
| ·读数据通路模块 | 第48-49页 |
| ·时钟与复位管理模块 | 第49-50页 |
| ·地址与指令通路模块 | 第50-51页 |
| ·序列器模块 | 第51-52页 |
| ·控制器的功能仿真 | 第52-55页 |
| ·小结 | 第55-56页 |
| 第四章 DDR3 SDRAM 控制器的 FPGA 验证 | 第56-66页 |
| ·FPGA 验证平台介绍 | 第56-57页 |
| ·控制器的 FPGA 实现 | 第57-60页 |
| ·管脚分配与约束添加 | 第57-58页 |
| ·设计综合与布局布线 | 第58-59页 |
| ·工程文件下载 | 第59-60页 |
| ·控制器的 FPGA 验证 | 第60-65页 |
| ·控制器读写验证 | 第60-62页 |
| ·自检测模型测试 | 第62-65页 |
| ·小结 | 第65-66页 |
| 第五章 DDR3 控制器性能优化 | 第66-70页 |
| ·内存控制策略分析 | 第66-67页 |
| ·Close page 策略 | 第66页 |
| ·Open page 策略 | 第66-67页 |
| ·地址映射机制 | 第67页 |
| ·访存延时优化 | 第67-69页 |
| ·小结 | 第69-70页 |
| 第六章 结束语 | 第70-72页 |
| ·工作总结 | 第70页 |
| ·工作展望 | 第70-72页 |
| 致谢 | 第72-73页 |
| 参考文献 | 第73-75页 |
| 作者在学期间取得的学术成果 | 第75页 |