| 摘要 | 第1-5页 |
| ABSTRACT | 第5-10页 |
| 图录 | 第10-12页 |
| 表录 | 第12-13页 |
| 第1章 绪论 | 第13-19页 |
| ·引言 | 第13页 |
| ·多核处理器简介 | 第13-14页 |
| ·并行编解码器的研究现状 | 第14-16页 |
| ·并行 MPEG2 解码器的研究现状 | 第15页 |
| ·并行 H.264 编码器的研究现状 | 第15-16页 |
| ·本人的研究工作和成果 | 第16-19页 |
| 第2章 实现平台及基本原理 | 第19-31页 |
| ·Pthread 简介 | 第19-20页 |
| ·TILERA 平台简介 | 第20-22页 |
| ·Tilera GX36 处理器架构 | 第20-21页 |
| ·Tilera MDE 开发环境 | 第21-22页 |
| ·TMC 库函数简介 | 第22页 |
| ·并行程序设计的核心——任务拆分 | 第22-25页 |
| ·并行程序设计的性能指标 | 第22-23页 |
| ·数据分解 | 第23页 |
| ·功能分解 | 第23-24页 |
| ·任务池模型 | 第24-25页 |
| ·Tilera 平台的任务池模型实现——TTR | 第25-31页 |
| ·众核应用物理架构 | 第26页 |
| ·TTR 逻辑架构 | 第26-29页 |
| ·TTR 核心——调度算法 | 第29页 |
| ·TTR 的工作机制 | 第29页 |
| ·TTR 的利用率 | 第29-31页 |
| 第3章 并行解码/编码模块实现方案 | 第31-43页 |
| ·并行 MPEG2 解码模块实现方案 | 第31-37页 |
| ·并行 MPEG2 解码模块总体架构 | 第31-33页 |
| ·帧间并行 | 第33-36页 |
| ·帧内并行 | 第36-37页 |
| ·并行 H.264 编码模块实现方案 | 第37-42页 |
| ·帧间并行 | 第37-40页 |
| ·帧内并行 | 第40-42页 |
| ·本章小结 | 第42-43页 |
| 第4章 并行 MPEG2-H.264 转码系统设计 | 第43-65页 |
| ·转码器总体框架 | 第43页 |
| ·输入模块设计——码流文件读取方案设计 | 第43-46页 |
| ·基于 Ping-Pong Buffer 的码流读取方案 | 第44页 |
| ·确定读入读缓存的数据量 | 第44-45页 |
| ·码流文件循环读取支持 | 第45-46页 |
| ·转码器设计——解码器与编码器的级联 | 第46-54页 |
| ·回调函数（Callback Function） | 第48页 |
| ·解/编码模块的输出回调函数 | 第48-51页 |
| ·转码器的级联缓存设计 | 第51-54页 |
| ·输出模块设计—— RTP/RTSP 串流系统设计 | 第54-62页 |
| ·RTP/RTSP 协议介绍 | 第55-60页 |
| ·RTP/RTSP 系统框架 | 第60-61页 |
| ·RTP/RTSP 实现方案 | 第61-62页 |
| ·并行 MPEG2-H.264 转码器设计 | 第62-63页 |
| ·单路并行 MPEG2-H.264 转码器设计 | 第62-63页 |
| ·多路并行 MPEG2-H.264 转码器设计 | 第63页 |
| ·本章总结 | 第63-65页 |
| 第5章 转码系统性能与分析 | 第65-81页 |
| ·解码模块性能与分析 | 第65-70页 |
| ·解码模块的并行加速比 | 第65-67页 |
| ·帧级并行数对解码模块性能的影响 | 第67-68页 |
| ·码率对解码模块性能的影响 | 第68-69页 |
| ·码流对解码模块性能的影响 | 第69-70页 |
| ·编码模块性能分析 | 第70-75页 |
| ·编码模块的并行加速比 | 第70-72页 |
| ·帧级并行数对编码模块性能的影响 | 第72-73页 |
| ·帧内并行数对编码模块性能的影响 | 第73-74页 |
| ·码率对编码模块性能的影响 | 第74-75页 |
| ·转码器性能分析 | 第75-80页 |
| ·转码器的并行加速比 | 第75-78页 |
| ·解码模块帧级并行数对转码速度的影响 | 第78-79页 |
| ·码流对转码速度的影响 | 第79-80页 |
| ·本章总结 | 第80-81页 |
| 第6章 总结与展望 | 第81-83页 |
| ·总结 | 第81页 |
| ·展望 | 第81-83页 |
| 参考文献 | 第83-87页 |
| 致谢 | 第87-89页 |
| 攻读硕士学位期间已发表或录用的论文 | 第89-91页 |
