| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·研究的背景及意义 | 第7页 |
| ·高速串行传输的优势 | 第7-9页 |
| ·高速串行传输技术的发展现状 | 第9页 |
| ·高速大容量存储设备 | 第9-10页 |
| ·本文研究内容与结构安排 | 第10-13页 |
| 第二章 高速串行传输技术及 ROCKETIO MGT 简介 | 第13-23页 |
| ·高速串行传输技术 | 第13-19页 |
| ·SERDES（串行器/并行器） | 第13-14页 |
| ·线路编码机制 | 第14-16页 |
| ·时钟数据恢复（CDR） | 第16-17页 |
| ·时钟修正（Clock Correction） | 第17页 |
| ·通道绑定（Channel Bonding） | 第17-18页 |
| ·预加重技术（Pre-Emphasis）和线路均衡技术（Line Equalization） | 第18-19页 |
| ·VIRTEX-4 ROCKETIO MGT 简介 | 第19-21页 |
| ·Virtex-4 RocketIO MGT 总体一览 | 第19-21页 |
| ·RocketIO MGT 的时钟输入和复位 | 第21页 |
| ·本章小结 | 第21-23页 |
| 第三章 存储系统的总体设计 | 第23-41页 |
| ·存储系统的总体规划和硬件设计 | 第23-31页 |
| ·存储系统的整体设计和功能模块划分 | 第23-24页 |
| ·控制板的设计 | 第24-28页 |
| ·存储板的设计 | 第28-30页 |
| ·通信母板的设计 | 第30-31页 |
| ·RocketIO MGT 串行接口设计与测试 | 第31-39页 |
| ·串行接口的硬件设计 | 第31-36页 |
| ·串行接口的软件设计 | 第36页 |
| ·串行接口的测试 | 第36-39页 |
| ·本章小结 | 第39-41页 |
| 第四章 存储系统的功能实现和仿真 | 第41-71页 |
| ·系统的命令协议及命令传输的设计 | 第41-48页 |
| ·上位机与 DSP 之间的命令设计 | 第41-43页 |
| ·DSP 与控制板 FPGA 之间的命令设计 | 第43-46页 |
| ·控制板和存储板之间的命令设计 | 第46-47页 |
| ·系统数据的通信协议设计 | 第47-48页 |
| ·存储数据的分流 | 第48-62页 |
| ·控制板对光纤信号的分流和降速 | 第48-52页 |
| ·控制板对 LVDS 并行信号的分流和降速 | 第52-55页 |
| ·控制板对高速相机信号的分流和降速 | 第55-60页 |
| ·控制板输入数据选择和分配模块的设计 | 第60页 |
| ·存储板对输入数据的接收和处理 | 第60-62页 |
| ·回传数据的整合 | 第62-66页 |
| ·存储板与控制板之间的数据回传 | 第62-64页 |
| ·控制板内部对回传的控制 | 第64-66页 |
| ·坏块检测及地址发送中对坏块的规避 | 第66-69页 |
| ·坏块检测 | 第66-68页 |
| ·地址传送和对坏块的规避 | 第68-69页 |
| ·存储系统数据接口的改变 | 第69页 |
| ·本章小结 | 第69-71页 |
| 结束语 | 第71-73页 |
| 致谢 | 第73-75页 |
| 参考文献 | 第75-77页 |
| 研究生期间研究成果 | 第77-78页 |
