| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第7-11页 |
| 1.1 课题研究背景及意义 | 第7-8页 |
| 1.1.1 PCI-E 总线的产生背景 | 第7页 |
| 1.1.2 PCI-E 总线的技术特点 | 第7-8页 |
| 1.1.3 课题研究意义 | 第8页 |
| 1.2 国内外应用现状 | 第8-10页 |
| 1.3 论文结构安排 | 第10-11页 |
| 第二章 PCI-E 体系结构 | 第11-23页 |
| 2.1 PCI-E 系统的拓扑结构 | 第11-12页 |
| 2.2 PCI-E 事务类型 | 第12页 |
| 2.3 PCI-E 分层体系与数据包格式 | 第12-16页 |
| 2.3.1 处理层数据包(TLP) | 第13-15页 |
| 2.3.2 数据链路层数据包(DLLP) | 第15页 |
| 2.3.3 物理层数据包(PLP) | 第15-16页 |
| 2.4 PCI-E 配置空间 | 第16-17页 |
| 2.5 事务路由 | 第17-19页 |
| 2.5.1 地址路由 | 第18页 |
| 2.5.2 ID 路由 | 第18-19页 |
| 2.5.3 隐式路由 | 第19页 |
| 2.6 PCI-E 中断服务 | 第19-21页 |
| 2.6.1 消息信号中断(MSI) | 第19-20页 |
| 2.6.2 虚拟 INTx 信号中断 | 第20-21页 |
| 2.7 本章小结 | 第21-23页 |
| 第三章 PCI-E 接口硬件设计 | 第23-35页 |
| 3.1 PCI-E 硬件平台概况 | 第23-24页 |
| 3.2 Altera Cyclone IV GX 系列 FPGA | 第24-25页 |
| 3.3 FPGA 内核供电系统 | 第25-27页 |
| 3.4 PCB 叠层与阻抗控制 | 第27-33页 |
| 3.4.1 DDR2 SDRAM 布线要求 | 第28-30页 |
| 3.4.2 PCI-E 链路布线 | 第30-33页 |
| 3.5 本章小结 | 第33-35页 |
| 第四章 PCI-E 接口逻辑设计 | 第35-51页 |
| 4.1 PCI-E 硬核 IP | 第35-40页 |
| 4.1.1 PCI-E 硬核 IP 结构 | 第35-36页 |
| 4.1.2 PCI-E IP 参数设置 | 第36-37页 |
| 4.1.3 PCI-E 硬核 IP 接口说明 | 第37-40页 |
| 4.2 PCI-E 基本功能模块 | 第40-46页 |
| 4.2.1 配置信息采样模块 | 第41-42页 |
| 4.2.2 LMI 配置模块 | 第42-43页 |
| 4.2.3 Avalon-ST 接收端口转换模块 | 第43-44页 |
| 4.2.4 Avalon-ST 发送端口转换模块 | 第44页 |
| 4.2.5 缓冲空间管理模块 | 第44-45页 |
| 4.2.6 中断服务管理模块 | 第45-46页 |
| 4.3 PCI-E 存储仲裁模块 | 第46-50页 |
| 4.3.1 根联合体从机模块 | 第46-47页 |
| 4.3.2 链式 DMA 读写模块 | 第47-50页 |
| 4.4 本章小结 | 第50-51页 |
| 第五章 总结与展望 | 第51-53页 |
| 5.1 总结 | 第51页 |
| 5.2 展望 | 第51-53页 |
| 致谢 | 第53-55页 |
| 参考文献 | 第55-59页 |
| 攻读研究生期间参加科研及发表论文情况 | 第59-60页 |