| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 注释表 | 第13-15页 |
| 第一章 绪论 | 第15-21页 |
| 1.1 课题研究背景及意义 | 第15-16页 |
| 1.2 EHW 的研究现状 | 第16-19页 |
| 1.2.1 研究概况 | 第16-17页 |
| 1.2.2 典型技术成果 | 第17页 |
| 1.2.3 数字 EHW 技术现状 | 第17-19页 |
| 1.2.4 EHW 存在的问题 | 第19页 |
| 1.3 本文主要内容与结构 | 第19-21页 |
| 第二章 硬件平台与开发环境 | 第21-28页 |
| 2.1 实验开发平台 | 第21页 |
| 2.2 Virtex-5 FPGA 基本结构 | 第21-25页 |
| 2.2.1 可编程逻辑模块 CLB | 第22-23页 |
| 2.2.2 嵌入式 MicroBlaze 软核处理器 | 第23-24页 |
| 2.2.3 存储器 | 第24-25页 |
| 2.3 嵌入式开发流程 | 第25-27页 |
| 2.3.1 ISE 设计流程 | 第25-26页 |
| 2.3.2 EDK 嵌入式设计流程 | 第26-27页 |
| 2.4 本章小结 | 第27-28页 |
| 第三章 基于 Virtex-5 的自演化系统设计与验证 | 第28-39页 |
| 3.1 自演化系统整体架构 | 第28-29页 |
| 3.2 VRC 设计 | 第29-31页 |
| 3.2.1 evoblock 模块的功能与结构 | 第29-31页 |
| 3.2.2 cellarray 和 cell 模块的功能与结构 | 第31页 |
| 3.3 可演化模块设计 | 第31-32页 |
| 3.4 可演化 IP 核的定制与添加 | 第32-34页 |
| 3.4.1 创建 IP 核 | 第32页 |
| 3.4.2 修改自定义 IP 核的用户逻辑文件 | 第32-34页 |
| 3.4.3 导入自定义 IP 核 | 第34页 |
| 3.5 其他 PLB 外设 | 第34-35页 |
| 3.6 软件设计与验证 | 第35-38页 |
| 3.6.1 软件编程 | 第35-36页 |
| 3.6.2 演化结果 | 第36-38页 |
| 3.7 本章小结 | 第38-39页 |
| 第四章 基于输入输出分解的分区分阶段并行演化机制研究 | 第39-65页 |
| 4.1 引言 | 第39-40页 |
| 4.2 输入输出分解策略 | 第40-44页 |
| 4.2.1 输入分解策略 | 第41-42页 |
| 4.2.2 输出分解策略 | 第42-43页 |
| 4.2.3 整合后电路的演化 | 第43-44页 |
| 4.3 分区分阶段并行演化机制 | 第44-46页 |
| 4.4 分区分阶段并行演化机制在 FPGA 上的实现 | 第46-55页 |
| 4.4.1 分区分阶段并行自演化系统硬件设计 | 第46-52页 |
| 4.4.2 分区分阶段并行自演化系统软件设计 | 第52-55页 |
| 4.5 实验结果 | 第55-64页 |
| 4.5.1 3 位无进位加法器的演化结果 | 第55-60页 |
| 4.5.2 本文实验方法与其他实验方法对比 | 第60-62页 |
| 4.5.3 其他基准电路演化结果 | 第62-64页 |
| 4.6 本章小结 | 第64-65页 |
| 第五章 选择性三模冗余系统的演化设计 | 第65-77页 |
| 5.1 引言 | 第65-66页 |
| 5.2 选择性三模冗余系统的设计 | 第66-71页 |
| 5.2.1 布尔门输出概率的计算 | 第66页 |
| 5.2.2 SEU 敏感门的定义与确定 | 第66-68页 |
| 5.2.3 STMR 容错系统的设计方法 | 第68-70页 |
| 5.2.4 STMR 容错系统的多目标优化设计 | 第70-71页 |
| 5.3 实验步骤与结果 | 第71-76页 |
| 5.3.1 实验环境配置 | 第71-72页 |
| 5.3.2 STMR 与 TMR 容错策略对比 | 第72-73页 |
| 5.3.3 全加器不同电路结构与 STMR 容错结果 | 第73-75页 |
| 5.3.4 STMR 容错系统的多目标优化结果 | 第75-76页 |
| 5.4 本章小结 | 第76-77页 |
| 第六章 总结与展望 | 第77-79页 |
| 6.1 本文主要研究工作 | 第77页 |
| 6.2 工作展望 | 第77-79页 |
| 参考文献 | 第79-84页 |
| 致谢 | 第84-85页 |
| 攻读硕士学位期间发表的论文 | 第85页 |
