| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第7-10页 |
| 1.1 课题背景 | 第7-8页 |
| 1.2 论文的主要工作和贡献 | 第8-9页 |
| 1.3 论文的组织结构 | 第9-10页 |
| 第二章 应用于全数字锁相环中的时间数字转换器及计数器的分析 | 第10-23页 |
| 2.1 全数字锁相环及应用其中的时间数字转换器与计数器综述 | 第10-14页 |
| 2.1.1 全数字锁相环的结构简述 | 第10-12页 |
| 2.1.2 时间数字转换器的结构简述 | 第12页 |
| 2.1.3 全数字锁相环中的时间数字转换器简述 | 第12-14页 |
| 2.1.4 全数字锁相环中的计数器简述 | 第14页 |
| 2.2 时间数字转换器与计数器的主要性能指标 | 第14-16页 |
| 2.2.1 时间数字转换器的主要性能指标 | 第14-16页 |
| 2.2.2 计数器的主要性能指标 | 第16页 |
| 2.3 本文中时间数字转换器与计数器指标的确定 | 第16-19页 |
| 2.3.1 TDC的主要指标与ADPLL性能的关系及其性能指标的确定 | 第16-19页 |
| 2.3.2 计数器性能指标的确定 | 第19页 |
| 2.4 时间数字转换器与计数器架构的分析与确定 | 第19-23页 |
| 2.4.1 传统时间数字转换器的架构及其所存在的问题 | 第19-20页 |
| 2.4.2 本文中时间数字转换器的架构确定 | 第20-21页 |
| 2.4.3 本文中计数器的架构确定 | 第21-23页 |
| 第三章 时间数字转换器的电路设计 | 第23-40页 |
| 3.1 两级时间数字转换器(TWO-STAGES TDC)的分析与设计 | 第23-32页 |
| 3.1.1 两级时间间隔测量的设计 | 第24-26页 |
| 3.1.2 时间偏差选择电路的研究与设计 | 第26-30页 |
| 3.1.3 TDC译码单元及数据信号周期归一化单元 | 第30-32页 |
| 3.2 第二版时间数字转换器的设计 | 第32-36页 |
| 3.2.1 Dt测量模块的优化设计 | 第33-35页 |
| 3.2.2 HCLK周期测量模块设计 | 第35-36页 |
| 3.2.3 译码模块设计 | 第36页 |
| 3.3 时间数字转换器的仿真平台设计 | 第36-40页 |
| 3.3.1 TDC环路内仿真 | 第37-38页 |
| 3.3.2 TDC单独仿真 | 第38-40页 |
| 第四章 计数器的电路设计 | 第40-58页 |
| 4.1 高频宽带计数器的分析与设计 | 第40-42页 |
| 4.1.1 高频计数器的设计 | 第40-42页 |
| 4.2 第二版高频宽带计数器的设计 | 第42-45页 |
| 4.3 带RETIMING时钟的采样电路的设计 | 第45-48页 |
| 4.3.1 Retiming时钟生成电路的设计 | 第45-47页 |
| 4.3.2 采样电路的设计 | 第47-48页 |
| 4.4 包括RETIMING采样的高频宽带计数器的仿真方法 | 第48-58页 |
| 4.4.1 计数单元电路的仿真结果 | 第49-53页 |
| 4.4.2 Retiming时钟生成电路的仿真结果 | 第53-54页 |
| 4.4.3 整个计数器电路的仿真结果 | 第54-58页 |
| 第五章 电路实现与芯片测试验证 | 第58-67页 |
| 5.1 电路的芯片实现 | 第58-59页 |
| 5.2 时间数字转换器的测试验证 | 第59-65页 |
| 5.2.1 TDC的测试方案 | 第59-61页 |
| 5.2.2 TDC的测试结果 | 第61-65页 |
| 5.3 计数器的测试验证 | 第65-67页 |
| 第六章 总结与展望 | 第67-68页 |
| 6.1 论文总结 | 第67页 |
| 6.2 未来展望 | 第67-68页 |
| 参考文献 | 第68-71页 |
| 致谢 | 第71-72页 |
| 攻读学位期间取得的研究成果及获得奖励 | 第72-73页 |
